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參數(shù)資料
| 型號(hào)： | R5F212CASDFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, 0.50 MM PITCH, PLASTIC, LQFP-80 |
| 文件頁數(shù)： | 388/615頁 |
| 文件大小： | 6756K |
| 代理商： | R5F212CASDFP |
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R8C/2C Group, R8C/2D Group
Rev.2.00
Dec 05, 2007
Page 427 of 585
REJ09B0339-0200
16.3
I2C bus Interface
The I2C bus interface is the circuit that performs serial communication based on the data transfer format of the
Philips I2C bus.
Table 16.5 lists the I2C bus Interface Specifications, Figure 16.23 shows a Block Diagram of I2C bus interface, and
Figure 16.24 shows the External Circuit Connection Example of Pins SCL and SDA. Figures 16.25 to 16.33 show
the registers associated with the I2C bus interface.
* I2C bus is a trademark of Koninklijke Philips Electronics N. V.
NOTE:
1. All sources use one interrupt vector for I2C bus interface.
Table 16.5
I2C bus Interface Specifications
Item
Specification
Communication formats I2C bus format
- Selectable as master/slave device
- Continuous transmit/receive operation (because the shift register, transmit
data register, and receive data register are independent)
- Start/stop conditions are automatically generated in master mode
- Automatic loading of acknowledge bit during transmission
- Bit synchronization/wait function (In master mode, the state of the SCL
signal is monitored per bit and the timing is synchronized automatically. If
the transfer is not possible yet, the SCL signal goes “L” and the interface
stands by.)
- Support for direct drive of pins SCL and SDA (N-channel open-drain output)
Clock synchronous serial format
- Continuous transmit/receive operation (because the shift register, transmit
data register, and receive data register are independent)
I/O pins
SCL (I/O): Serial clock I/O pin
SDA (I/O): Serial data I/O pin
Transfer clocks
When the MST bit in the ICCR1 register is set to 0
The external clock (input from the SCL pin)
When the MST bit in the ICCR1 register is set to 1
The internal clock selected by bits CKS0 to CKS3 in the ICCR1 register
(output from the SCL pin)
Receive error detection Overrun error detection (clock synchronous serial format)
Indicates an overrun error during reception. When the last bit of the next data
item is received while the RDRF bit in the ICSR register is set to 1 (data in the
ICDRR register), the AL bit is set to 1.
Interrupt sources
Transmit data empty (including when slave address matches), transmit ends,
receive data full (including when slave address matches), arbitration lost,
NACK detection, and stop condition detection.
Clock synchronous serial format ...... 4 sources(1)
Transmit data empty, transmit ends, receive data full and overrun error
Select functions
I2C bus format
- Selectable output level for acknowledge signal during reception
Clock synchronous serial format
- MSB-first or LSB-first selectable as data transfer direction
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| R5F212C8SDXXXFP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| R5F212D8SDXXXFP | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| R5F212CASDXXXFP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU R8C FAMILY / R8C/2x SERIES |
| R5F212CASNFP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:MCU |
| R5F212CASNFP#U0 | 制造商:Renesas Electronics Corporation 功能描述:MCU 16-bit R8C CISC 96KB Flash 2.5V/3.3V/5V 80-Pin LQFP Tray |
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