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參數(shù)資料
| 型號： | R4F2112LP25V |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PLGA145 |
| 封裝： | 9 X 9 MM, 0.65 MM PITCH, LEAD FREE, PLASTIC, TFLGA-145 |
| 文件頁數(shù)： | 113/894頁 |
| 文件大?。?/td> | 0K |
| 代理商： | R4F2112LP25V |
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Rev. 1.00 Mar. 18, 2008 Page xx of xxiv
18.3.2 Keyboard Buffer Control Register 2 (KBCR2) .................................................... 533
18.3.3 Keyboard Control Register H (KBCRH) .............................................................. 534
18.3.4 Keyboard Control Register L (KBCRL)............................................................... 536
18.3.5 Keyboard Data Buffer Register (KBBR) .............................................................. 538
18.3.6 Keyboard Buffer Transmit Data Register (KBTR) ............................................... 538
18.4
Operation ........................................................................................................................... 539
18.4.1 Receive Operation ................................................................................................ 539
18.4.2 Transmit Operation ............................................................................................... 541
18.4.3 Receive Abort ....................................................................................................... 542
18.4.4 KCLKI and KDI Read Timing ............................................................................. 545
18.4.5 KCLKO and KDO Write Timing ......................................................................... 545
18.4.6 KBF Setting Timing and KCLK Control.............................................................. 546
18.4.7 Receive Timing..................................................................................................... 547
18.4.8 Operation during Data Reception ......................................................................... 547
18.4.9 KCLK Fall Interrupt Operation ............................................................................ 548
18.4.10 First KCLK Falling Interrupt ................................................................................ 549
18.5
Usage Notes ....................................................................................................................... 553
18.5.1 KBIOE Setting and KCLK Falling Edge Detection ............................................. 553
18.5.2 KD Output by KDO bit (KBCRL) and by Automatic Transmission .................... 554
18.5.3 Module Stop Mode Setting ................................................................................... 554
18.5.4 Medium-Speed Mode ........................................................................................... 554
18.5.5 Transmit Completion Flag (KBTE) ...................................................................... 554
Section 19 LPC Interface (LPC)........................................................................ 555
19.1
Features.............................................................................................................................. 555
19.2
Input/Output Pins ...............................................................................................................558
19.3
Register Descriptions ......................................................................................................... 559
19.3.1 Host Interface Control Registers 0 and 1 (HICR0 and HICR1)............................ 561
19.3.2 Host Interface Control Registers 2 and 3 (HICR2 and HICR3)............................ 567
19.3.3 Host Interface Control Register 4 (HICR4) .......................................................... 570
19.3.4 Host Interface Control Register 5 (HICR5) .......................................................... 571
19.3.5 LPC Channel 1 Address Registers H and L (LADR1H and LADR1L)................ 572
19.3.6 LPC Channel 2 Address Registers H and L (LADR2H and LADR2L)................ 573
19.3.7 LPC Channel 3 Address Registers H and L (LADR3H and LADR3L)................ 575
19.3.8 LPC Channel 4 Address Registers H and L (LADR4H and LADR4L)................ 577
19.3.9 Input Data Registers 1 to 4 (IDR1 to IDR4) ......................................................... 578
19.3.10 Output Data Registers 1 to 4 (ODR1 to ODR4) ................................................... 578
19.3.11 Bidirectional Data Registers 0 to 15 (TWR0 to TWR15)..................................... 579
19.3.12 Status Registers 1 to 4 (STR1 to STR4) ............................................................... 579
19.3.13 SERIRQ Control Register 0 (SIRQCR0).............................................................. 586
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