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參數(shù)資料
| 型號： | PSD413A2F |
| 英文描述： | Field Programmable Microcontroller Peripherals with Flash Memory(可編程邏輯，16K位SRAM,35個(gè)可編程I/O,通用PLD有59個(gè)輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備與快閃記憶體（可編程邏輯，16K的位的SRAM，35余個(gè)可編程輸入/輸出，通用PLD的有59個(gè)輸入） |
| 文件頁數(shù)： | 23/98頁 |
| 文件大?。?/td> | 365K |
| 代理商： | PSD413A2F |
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PSD413F Family
6-23
ADVANCE INFORMATION
Signal Name
From
PA0 – PA7
Port A inputs or Macrocell PA feedback
PB0 – PB7
Port B inputs or Macrocell PB feedback
PE0 – PE7
Port E inputs or Macrocell PE feedback
PC0 – PC7
Port C inputs
PD0 – PD7
Port D inputs
PGR0 – PGR3
Page Mode Register
A8 – A15, A0, A1
MCU Address Lines
RD/E/DS
MCU bus signal
WR/R_W
MCU bus signal
CLKIN
Input Clock
RESET
Reset input
CSI
CSI input (ORed with power down from PMU)
Table 5. ZPLD Input Signals
The DPLD
The DPLD is used for internal address decoding generating the following eight chip select
signals:
J
ES0 – ES3
Flash memory selects, block 0 to block 3
J
RS0
SRAM block select
J
CSIOP
I/O Decoder chip select
J
CS Boot
Boot EPROM select
The I/O Decoder enabled by the CSIOP generates chip selects for on-chip registers or I/O
ports based on address inputs A[7:0].
As shown in Figure 11, the DPLD consists of a large programmable AND ARRAY. There are
a total of 59 inputs and 7 outputs. Each output consists of a single product term. Although
the user can generate select signals from any of the inputs, the select signals are typically a
function of the address and Page Register inputs. The select signals are defined by the user
in the ABEL file (PSDabel).
The address line inputs to the DPLD include A0, A1 and A8 – A15. If more address lines
are needed, the user can bring in the lines through Port A to the DPLD.
PSD413A2F
ZPLD Block
(Cont.)
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參數(shù)描述 |
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| PSD4235G2-90UI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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