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參數(shù)資料
| 型號(hào)： | PM8611-BIAP |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| 中文描述： | SBSLITE⑩電信標(biāo)準(zhǔn)產(chǎn)品數(shù)據(jù)的初步 |
| 文件頁(yè)數(shù)： | 276/292頁(yè) |
| 文件大?。?/td> | 1585K |
| 代理商： | PM8611-BIAP |
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SBSLITE Telecom Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-2010883, Issue 2
275
When switching DS0s in SBI mode, the minimum data delay through the SBSLITE increases to
an entire SBI336 frame or 9720 SYSCLK cycles. The actual delay will be slightly longer by no
more than 31 SYSCLK cycles to allow for other data path delays within the SBSLITE. The
Channel Associated Signaling delay through the SBSLITE will be two full T1 or E1 multiframes
which is 4mS for E1 links and 6mS for T1 links.
Figure 34 Incoming SBI Bus to LVDS Timing with DS0 Switching
TNWRK/
TPWRK
TNPROT/
TPPROT
...
Minimum Delay, 9720 + 23 cycles
...
SYSCLK
IPL
Maximum Delay, 9720 + 31 cycles
IC1FP
C1
...
...
TC1FP
Delay IC1FP to TC1FP, 9720 + 32 cycles
C1
The relative delay from the Incoming bus to either of the working and protect LVDS links may be
different but will be within a couple of SYSCLK cycles of each other.
Although Figure 33 and Figure 34 show IC1FP or IJ0J1V1 relative to SYSCLK, IC1FP(IJ0J1V1)
is sampled by SREFCLK.
14.4
Receive Serial LVDS Functional Timing
Figure 35 below shows the relative timing of the receive LVDS links. In TelecomBus mode links
carry SONET/SDH frame octets that are encoded in 8B/10B characters. Frame boundaries,
tributary justification events and tributary alarm conditions are encoded in special control
characters. The upstream devices sourcing the links share a common clock and have a common
transport frame alignment that is synchronized by the Receive Serial Interface Frame Pulse signal
(RC1FP). Due to phase noise of clock multiplication circuits and backplane routing
discrepancies, the links will not be phase aligned to each other (within a tolerance level of 24 byte
times) but are frequency locked The delay from RC1FP being sampled high to the first and last
J0 character is shown in Figure 35. In this example, the first J0 is delivered by the working link
(RNWRK/RPWRK). The delay to the last J0 represents the time when both links have delivered
their J0 character. The minimum value for the internal programmable delay (RC1FPDLY[13:0])
is the delay to the last J0 character plus 15. The maximum value is the delay to the first J0
character plus 31. Consequently, the external system must ensure that the relative delays between
all the receive LVDS links be less than 16 bytes. The relative phases of the links in Figure 35 are
shown for illustrative purposes only.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8620 | 20G Narrowband Switch Element |
| PM8620-BIAP | NSE-20G⑩ Standard Product Data Sheet Preliminary |
| PM8621 | NSE-8G⑩ Standard Product Data Sheet Preliminary |
| PM8621-BIAP | NSE-8G⑩ Standard Product Data Sheet Preliminary |
| PM9311 | Enhanced TT1TM Switch Fabric |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM862 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PM8620 | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary |
| PM8620-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary |
| PM8621 | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-8G⑩ Standard Product Data Sheet Preliminary |
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