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參數(shù)資料
| 型號： | PM7383-PI |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| 中文描述： | 框架引擎和數(shù)據(jù)鏈路管理32A256 |
| 文件頁數(shù)： | 226/231頁 |
| 文件大?。?/td> | 1947K |
| 代理商： | PM7383-PI |
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RELEASED
DATASHEET
PM7383 FREEDM-32A256
ISSUE 1
PMC-2010336
FRAME ENGINE AND DATA LINK MANAGER 32A256
PROPRIETARY AND CONFIDENTIAL
218
Figure 42 – Microprocessor Write Access Timing
tH
DW
Valid Data
D[7:0]
tV
WR
tS
AW
tH
AW
tS
DW
(CSB+WRB)
A[7:0]
Valid Address
ALE
tV
L
tS
ALW
tS
LW
tH
ALW
tH
LW
Notes on Microprocessor Write Timing:
1. A valid write cycle is defined as a logical OR of the CSB and the WRB signals.
2. Microprocessor Interface timing applies to normal mode register accesses only.
3. In non-multiplexed address/data bus architectures, ALE should be held high,
parameters tS
ALW
, tH
ALW
, tV
L
, tS
LW
, and tH
LW
are not applicable.
4. Parameters tH
AW
and tS
AW
are not applicable if address latching is used.
Table 28 – JTAG Port Interface (Figure 43)
Symbol
Description
Min
Max
Units
TCK Frequency
1
MHz
TCK Duty Cycle
40
60
%
tS
TMS
TMS Set-up time to TCK
50
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7384 | Frame Engine and Data Link Manager |
| PM7384-BI | FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | Frame Engine and Data Link Manager |
| PM7385-BI | 84 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7388 | Frame Engine and Datalink Manager |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7384 | 制造商:PMC 制造商全稱:PMC 功能描述:Frame Engine and Data Link Manager |
| PM7384-BI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | 制造商:PMC 制造商全稱:PMC 功能描述:Frame Engine and Data Link Manager |
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