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參數(shù)資料
| 型號(hào)： | PM7367 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 link, 32 Channel Data Link Manager with PCI Interface |
| 中文描述： | 32連接，32通道數(shù)據(jù)鏈路管理器與PCI接口 |
| 文件頁(yè)數(shù)： | 191/323頁(yè) |
| 文件大小： | 2429K |
| 代理商： | PM7367 |
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DATA SHEET
PM7367 FREEDM-32P32
ISSUE 2
PMC-1991499
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMER’S INTERNAL USE
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memory. When ENABLE is set high, the TMAC is enabled. When ENABLE
is set low, the TDR Ready Queue is ignored. Once all linked lists of TDs built
up by the TMAC have been exhausted, no more data will be transmitted on
the TD[31:0] links.
CACHE:
The transmit descriptor reference cache enable bit (CACHE) controls the
frequency at which TDRs are written to the TDR Free Queue. When CACHE
is set high, freed TDRs are cache and then written up to six at a time. When
CACHE is set low, freed TDRs are written one at a time.
TDQ_RDYN[2:0]:
The TDQ_RDYN[2:0] field sets the number of transmit descriptor references
(TDRs) that must be read from the TDR Ready Queue before the TDR Ready
interrupt (TDQRDYI) is asserted, as follows:
Table 20 – TDQ_RDYN[2:0] Settings
TDQ_RDYN[2:0]
No of TDRs
000
1
001
4
010
6
011
8
100
16
101
32
110
Reserved
111
Reserved
TDQ_FRN[1:0]:
The TDQ_FRN[1:0] field sets the number of times that a block of TDRs are
written to the TDR Free Queue from the TMACs internal cache before the
TDR Free Queue Interrupt (TDQFI) is asserted, as follows:
Table 21 – TDQ_FRN[1:0] Settings
TDQ_FRN[1:0]
No of Reads
00
1
01
4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
| PM7375-SC | LOCAL ATM SAR & PHYSICAL LAYER |
| PM7380 | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| PM7380-PI | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| PM7381 | Frame Engine and Data Link Manager |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7367-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM-737 | 制造商:Eclipse Tools 功能描述: |
| PM7375 | 制造商:PMC 制造商全稱:PMC 功能描述:LOCAL ATM SAR & PHYSICAL LAYER |
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