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參數(shù)資料
| 型號(hào)： | PM7323-SI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| 中文描述： | ATM SWITCHING CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, 0.50 MM PITCH, HEAT SINK, PLASTIC, QFP-240 |
| 文件頁(yè)數(shù)： | 27/219頁(yè) |
| 文件大?。?/td> | 695K |
| 代理商： | PM7323-SI |
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STANDARD PRODUCT
PM7323 RCMP-200
DATASHEET
PMC-960543
ISSUE 2
ROUTING CONTROL, MONITORING, & POLICING
200 MBPS
Proprietary and Confidential to PMC-Sierra, Inc.
and for its Customer’s Internal Use.
16
Pin Name
Type
Pin
No.
Feature
IWRENB[1]
IWRENB[2]
IWRENB[3]
IWRENB[4]
Output
34
33
30
29
The active low write enable (IWRENB[4:1])
inputs are used to initiate writes to the input
FIFO.
If the IPOLL input is low, the RCMP-200 asserts
one of the IWRENB[4:1] outputs to transfer a
cell from one of up to four PHY devices. A valid
word is expected on the IDAT[7:0] bus at the
second rising edge of IFCLK after one of the
enables is asserted low. When all of the enables
are high, no valid data is expected. The
IWRENB[4:1] outputs are updated on the rising
edge of IFCLK. See Figure 7.
If the IPOLL input is high, the IWRENB[4:2] pins
are redefined as IADDR[2:0]. The IWRENB[1]
pin is used to transfer all cells. The source PHY
is selected by the IADDR[4:0] signals.
IADDR[4]
IADDR[3]
IADDR[2]
IADDR[1]
IADDR[0]
I/O
24
27
29
30
33
If the IPOLL input is high, the IADDR[4:0] pins
are used for PHY addressing. If the IPOLL input
is low, the IADDR[4:0] pins are redefined as
ICA[3:2] and IWRENB[4:2].
If the IPOLL input is high, the IADDR[4:0]
signals are outputs and are used to address up
to 32 PHY devices for the purposes of polling
and selection for cell transfer. When conducting
polling, in order to avoid bus contention, the
RCMP-200 inserts gap cycles during which
IADDR[4:0] is set to 1F hex and IAVALID to logic
0. When this occurs, no PHY device should
drive ICA[1] during the following clock cycle.
Polling is performed in a incrementing sequential
order. The PHY device selected for transfer is
based on the IADDR[4:0] value present when
IWRENB[1] falls. The IADDR[4:0] bus is
updated on the rising edge of IFCLK.
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