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參數(shù)資料
| 型號(hào)： | PM6344-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | KPSE SERIES |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 14 X 20 MM, 2.70 MM HEIGHT, COPPER LEAD FRAME, METRIC, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 74/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344-RI |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
61
TXDMASIG:
The TXDMASIG bit selects the internal HDLC transmitter (XFDL) request for
service interrupt (INT) and data underrun (UDR) signals to be output on the
TDLINT[x] and TDLUDR[x] pins. When TXDMASIG is set to logic 1, the
TDLINT[x] and TDLUDR[x] output pins can be used by a DMA controller to
service the datalink. When TXDMASIG is set to logic 0, the XFDL INT and
UDR signals are no longer available to a DMA controller; the signals on
TDLINT[x] and TDLUDR[x] become the serial datalink data input and clock,
TDLSIG[x] and TDLCLK[x]. In this mode an external controller is responsible
for formatting the data stream presented on the TDLSIG[x] input to
correspond to the datalink in Time Slot 16 or the Time Slot 0 National Use
bits. If the TRAN block Configuration DLEN bit is logic 1 and the TRAN block
Configuration SIGEN bit is a logic 0, the TDLSIG data stream is inserted into
Time Slot 16 and the TDLCLK[x] pin is a 50% duty cycle 64 kHz clock;
otherwise, the TDLSIG[x] data stream is inserted into the Time Slot 0 National
Use positions enabled by the TXSAxEN bits. The TFRACE1 bit takes
precedent over TXDMASIG
In the default case TDLCLK[x] is a bursted 4 kHz clock and TDLSIG[x] is
inserted into the TS0 Sa4 bit.
TFRACE1:
The TFRACE1 bit selects whether a fractional E1 is inserted into a subset of
the channels of each frame via the TDLSIG[x] input, or whether the
TDLINT/TDLSIG[x] and TDLUDR/TDLCLK[x] pins operate as defined by the
TXDMASIG bit. When TFRACE1 is set to logic 1, the channel data is
expected on TDLSIG[x], sampled on the rising edge of a burst clock provided
on TDLCLK[x]. The channels inserted are determined by the Channel Select
registers; all others are inserted through BTPCM[x]. When TFRACE1 is set to
logic 0, the TDLINT/TDLSIG[x] and TDLUDR/TDLCLK[x] pins contain the
signals selected by the TXDMASIG bit.
RDLINTE:
The RDLINTE bit enables the RFDL received-data interrupt to also generate
an interrupt on the microprocessor interrupt, INTB. This allows a single
microprocessor to service the RFDL without needing to interface to the DMA
control signals. When RDLINTE is set to logic 1, an event causing an
interrupt in the RFDL (which is visible on the RDLINT output pin when
RXDMASIG is logic 1) also causes an interrupt to be generated on the INTB
output. When RDLINTE is set to logic 0, an interrupt event in the RFDL does
not cause an interrupt on INTB.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6344 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
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參數(shù)描述 |
|---|---|
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
| PM6388-RI | 制造商:PMC-Sierra 功能描述: |
| PM638S-100 | 功能描述:固定電感器 10uH 30% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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