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參數(shù)資料
| 型號： | PM6344-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | KPSE SERIES |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 14 X 20 MM, 2.70 MM HEIGHT, COPPER LEAD FRAME, METRIC, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 56/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344-RI |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
43
If the FIFO read pointer (timed to TCLKO[x]) comes within one bit of the write
pointer (timed to the input data clock, BTCLK[x] or RCLKO[x]), DJAT will track the
jitter of the input clock. This permits the phase jitter to pass through
unattenuated, inhibiting the loss of data.
Jitter Characteristics
The DJAT Block provides excellent jitter tolerance and jitter attenuation while
generating minimal residual jitter. It can accommodate up to 35 UIpp of input
jitter at jitter frequencies above 9 Hz. For jitter frequencies below 9 Hz, more
correctly called wander, the tolerance increases 20 dB per decade. In most
applications the DJAT Block will limit jitter tolerance at lower jitter frequencies
only. For high frequency jitter, above 10 kHz for example, other factors such as
the clock and data recovery circuitry may limit jitter tolerance and must be
considered. For low frequency wander, below 10 Hz for example, other factors
such as slip buffer hysteresis may limit wander tolerance and must be
considered. The DJAT Block meets the low frequency jitter tolerance
requirements of ITU-T Recommendation G.823.
DJAT exhibits negligible jitter gain for jitter frequencies below 8.8 Hz, and
attenuates jitter at frequencies above 8.8 Hz by 20 dB per decade. In most
applications the DJAT Block will determine jitter attenuation for higher jitter
frequencies only. Wander, below 10 Hz for example, will essentially be passed
unattenuated through DJAT. Jitter, above 10 Hz for example, will be attenuated
as specified, however, outgoing jitter may be dominated by the generated
residual jitter of in cases where incoming jitter is insignificant. This generated
residual jitter is directly related to the use of 24X (49.152 MHz) digital phase
locked loop for transmit clock generation. DJAT meets the jitter attenuation
requirements of the ITU-T Recommendations G.737, G.738, G.739 and G.742.
Jitter Tolerance
Jitter tolerance is the maximum input phase jitter at a given jitter frequency that a
device can accept without exceeding its linear operating range, or corrupting
data. For DJAT, the input jitter tolerance is 35 Unit Intervals peak-to-peak (UIpp)
with a worst case frequency offset of 308 Hz. It is 48 UIpp with no frequency
offset. The frequency offset is the difference between the frequency of XCLK
divided by 24 and that of the input data clock.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6344 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
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參數(shù)描述 |
|---|---|
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
| PM6388-RI | 制造商:PMC-Sierra 功能描述: |
| PM638S-100 | 功能描述:固定電感器 10uH 30% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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