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參數(shù)資料
| 型號(hào)： | PM6344-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | KPSE SERIES |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封裝： | 14 X 20 MM, 2.70 MM HEIGHT, COPPER LEAD FRAME, METRIC, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 219/256頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | PM6344-RI |
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STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
206
5. If there is more data to be read, go back to step 1.
13.5 Using the Digital Jitter Attenuator
The key to using DJAT lies in selecting the appropriate divisors for the phase
comparison between the selected reference clock and the generated smooth
TCLKO.
13.5.1
Default Application
Upon reset, the EQUAD default condition provides jitter attenuation with
TCLKO[x] referenced to the transmit clock, BTCLK[x]. The DJAT SYNC bit is also
logic 1 by default. DJAT is configured to divide its input clock rate, BTCLK[x], and
its output clock rate, TCLKO[x], both by 48, which is the maximum length of the
FIFO. These divided down clock rates are then used by the phase comparator to
update the DJAT DPLL. The phase delay between BTCLK[x] and TCLKO[x] is
synchronized to the physical data delay through the FIFO. For example, if the
phase delay between BTCLK[x] and TCLKO[x] is 12UI, the FIFO will be forced to
lag its output data 12 bits from its input data.
The default mode works well with the transmit backplane running at 2.048MHz.
13.5.2
Data Burst Application
In applications where a higher transmit backplane rate with external gapping is
used, a few factors must be considered to adequately filter the resultant
TCLKO[x] into a smooth 2.048MHz clock. The magnitude of the phase shifts in
the incoming bursty data can be too large to be properly attenuated by the PLL
alone. However, the magnitudes, and the frequency components of these phase
shifts are known, and are most often multiples of 8 kHz.
When using a gapped higher rate clock, the phase shifts of the input clock with
respect to the generated TCLKO[x] in this case can be large, but when viewed
over a longer period, such as a frame, there is little net phase shift. Therefore, by
choosing the divisors appropriately, the large phase shifts can be filtered out,
leaving a stable reference for the DPLL to lock onto. In this application, the N1
and N2 divisors should be changed to FFH (i.e. divisors of 256). Consequently,
the frequency of the clock inputs to the phase discriminator in the PLL is 8 kHz.
The DJAT SYNC option must be disabled, since the divisor magnitude of 256 is
not an integer multiple of the FIFO length, 48.
The self-centering circuitry of the FIFO should be enabled by setting the CENT
register bit. This sets up the FIFO read pointer to be at least 4 UI away from the
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM6344 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6388 | CONNECTOR |
| PM6388-RI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM6541 | E1XC EVALUATION DAUGHTERBOARD |
| PM6650 | MSM6150 CHIPSET SOLUTION |
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參數(shù)描述 |
|---|---|
| PM6388 | 制造商:PMC 制造商全稱:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
| PM6388-RI | 制造商:PMC-Sierra 功能描述: |
| PM638S-100 | 功能描述:固定電感器 10uH 30% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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