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參數(shù)資料
| 型號： | PEB3086 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | ISDN SUBSCRIBER ACCESS CONTROLLER |
| 中文描述： | ISDN用戶接入控制器 |
| 文件頁數(shù)： | 92/262頁 |
| 文件大?。?/td> | 3476K |
| 代理商： | PEB3086 |
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ISAC-SX
PEB 3086
Description of Functional Blocks
Data Sheet
92
2003-01-30
3.7
IOM-2 Interface
The ISAC-SX supports the IOM-2 interface in linecard mode and in terminal mode with
single clock and double clock. The IOM-2 interface consists of four lines: FSC, DCL, DD
and DU. The rising edge of FSC indicates the start of an IOM-2 frame. The DCL and the
BCL clock signals synchronize the data transfer on both data lines DU and DD. The DCL
is twice the bit rate, the BCL rate is equal to the bit rate. The bits are shifted out with the
rising edge of the first DCL clock cycle and sampled at the falling edge of the second
clock cycle.
The IOM-2 interface can be enabled/disabled with the DIS_IOM bit in the IOM_CR
register.
TE Mode
A DCL signal and BCL signal (pin BCL/SCLK) output is provided and the FSC signal is
generated by the receive DPLL which synchronizes it to the received S/T frame.
The BCL clock together with the two serial data strobe signals (SDS1, SDS2) can be
used to connect time slot oriented standard devices to the IOM-2 interface. If the
transceiver is disabled (TR_CON.DIS_TR) the DCL and FSC pins become input and the
HDLC part can still work via IOM-2. In this case the clock mode bit (IOM_CR.CLKM)
selects between a double clock and a single clock input for DCL.
The clock rate/frequency of the IOM-2 signals in TE mode are:
DD, DU:
768 kbit/s
FSC (o):
8 kHz
DCL (o):
1536 kHz (double clock rate)
BCL (o):
768 kHz (single clock rate)
Option - Transceiver disabled (DIS_TR = ’1’):
FSC (i):
8 kHz
DCL (i):
1536 ... 4096 kHz, in steps of 512 kHz (double clock rate)
LT-S, LT-T, NT, iNT Mode
The IOM-2 clock signals FSC and BCL are input.
In LT-T mode a 1536 kHz output clock synchronous to S is provided at pin SCLK which
can directly be connected to the DCL input. Internal clock dividers provide for generation
of an FSC or BCL output clock at pin FBOUT derived from DCL (see
Chapter 3.4
).
DD, DU:
data rate = DCL/2 kbit/s (LT-T mode)
FSC (i):
8 kHz
DCL (i):
512 ... 4096 kHz, in steps of 512 kHz (double clock rate)
SCLK (o):
1536 kHz (LT-T mode), BCL derived via DCL/2 (LT-S/NT mode)
Note: In all modes the direction of the data lines DU and DD is not fix but depending on
the timeslot which can be seen in the figures below.
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| PEB3086FV1.4 | 制造商:Lantiq 功能描述: |
| PEB3086FV1.4- | 制造商:Lantiq 功能描述: |
| PEB3086FV1.4 TR | 制造商:Lantiq 功能描述: |
| PEB3086HV1.4 | 功能描述:ISDN 接口 ISDN RoHS:否 制造商:Texas Instruments 封裝:Tube |
| PEB3164FV1.1 | 功能描述:接口—CODEC CODEC & SLIC RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉(zhuǎn)換速率:48 kSPs 接口類型:I2C ADC 數(shù)量:2 DAC 數(shù)量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel |
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