參數(shù)資料
型號(hào)： PEB3086
廠商： INFINEON TECHNOLOGIES AG
英文描述： ISDN SUBSCRIBER ACCESS CONTROLLER
中文描述： ISDN用戶接入控制器
文件頁(yè)數(shù)： 203/262頁(yè)
文件大小： 3476K
代理商： PEB3086
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ISAC-SX
PEB 3086
Detailed Register Description
Data Sheet
203
2003-01-30
4.4.9
Value after reset: 08
H
IOM_CR - Control Register IOM Data
SPU ... Software Power Up
0: The DU line is normally used for transmitting data
1: Setting this bit to ’1’ will pull the DU line to low. This will enforce connected layer 1
devices to deliver IOM-clocking.
After a subsequent ISTA.CIC-interrupt (C/I-code change) and reception of the C/I-code
”PU” (Power Up indication in TE-mode) the microcontroller writes an AR or TIM
command as C/I-code in the CIX0-register, resets the SPU bit and waits for the following
CIC-interrupt.
For general information please refer to
Chapter 3.7.6
.
DIS_AW ... Disable Asynchronous Awake (NT, LT-S, Int. NT mode only)
Setting this bit to “1” disables the Asynchronous Awake function of the transceiver.
CI_CS ... C/I Channel Selection
The channel selection for D-channel and C/I-channel is done in the channel select bits
CH2-0 of register TR_CR (for the transceiver) and DCI_CR (for the D-channel controller
and C/I-channel controller).
0: A write access to CS2-0 has effect on the configuration of D- and C/I-channel,
whereas a read access delivers the D-channel configuration only.
1: A write access to CS2-0 has effect on the configuration of the C/I-channel only,
whereas a read access delivers the C/I-channel configuration only.
TIC_DIS ... TIC Bus Disable
0: The last octet of IOM channel 2 (12th timeslot) is used as TIC bus (in a frame timing
with 12 timeslots only).
1: The TIC bus is disabled. The last octet of the last IOM time slot (TS 11) can be used
as every time slot.
7
0
IOM_CR
SPU
DIS_
AW
CI_CS
TIC_
DIS
EN_
BCL
CLKM
DIS_
OD
DIS_
IOM
RD/WR (57)
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