參數資料
型號： PEB3086
廠商： INFINEON TECHNOLOGIES AG
英文描述： ISDN SUBSCRIBER ACCESS CONTROLLER
中文描述： ISDN用戶接入控制器
文件頁數： 137/262頁
文件大?。?/td> 3476K
代理商： PEB3086
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ISAC-SX
PEB 3086
Description of Functional Blocks
Data Sheet
137
2003-01-30
All frames with valid addresses are accepted and the bytes following the address are
transferred to the P via RFIFOx. Additional information is available in RSTAx.
Transparent mode 0
(MDS2-0 = ’110’).
Characteristics:
no address recognition
Every received frame is stored in RFIFOx (first byte after opening flag to CRC field).
Additional information can be read from RSTAx.
Transparent mode 1
(MDS2-0 = ’111’).
Characteristics:
SAPI recognition (D-channel)
High byte address recognition (B-channel)
A comparison is performed on the first byte after the opening flag with SAP1, SAP2 and
“group” SAPI (FE
H
/FC
H
) for D-channel, and with RAH1, RAH2 and group address (FE
H
/
FC
H
) for B-channel. In the case of a match, all the following bytes are stored in RFIFOx.
Additional information can be read from RSTAx.
Transparent mode 2
(MDS2-0 = ’101’).
Characteristics:
TEI recognition (D-channel)
Low byte address recognistion (B-channel)
A comparison is performed only on the second byte after the opening flag, with TEI1,
TEI2 and group TEI (FF
H
) for D-channel, and with RAL1 and RAL2 for B-channel. In
case of a match the rest of the frame is stored in the RFIFOx. Additional information is
available in RSTAx.
Extended transparent mode
(MDS2-0 = ’100’).
Characteristics:
fully transparent
In extended transparent mode fully transparent data transmission/reception without
HDLC framing is performed i.e. without FLAG generation/recognition, CRC generation/
check, bitstuffing mechanism. This allows user specific protocol variations.
Also refer to
Chapter 3.8.6
.
3.8.3
Data Reception
3.8.3.1
The cyclic receive FIFO buffers with a length of 64 byte for D-channel and 128 byte for
B-channel have variable FIFO block sizes (thresholds) of
4, 8, 16 or 32 bytes for D-channel and
8 or 16 bytes for B-channel
which can be selected by setting the corresponding RFBS bits in the EXMx registers.
The variable block size allows an optimized HDLC processing concerning frame length,
I/O throughput and interrupt load.
The transfer protocol between HDLC FIFO and microcontroller is block oriented with the
Structure and Control of the Receive FIFO
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PEB3086HV1.4 功能描述:ISDN 接口 ISDN RoHS:否 制造商:Texas Instruments 封裝:Tube
PEB3164FV1.1 功能描述:接口—CODEC CODEC & SLIC RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉換速率:48 kSPs 接口類型:I2C ADC 數量:2 DAC 數量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel
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