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參數(shù)資料
| 型號： | PCI9060 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 89/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁當前第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 4
PCI 9080
REGISTERS
PLX Technology, Inc., 1997
Page 80
Version 1.02
4.6.6 (DMAMODE1; PCI:94h, LOC:114h) DMA Channel 1 Mode Register
Table 4-67. (DMAMODE1; PCI:94h, LOC:114h) DMA Channel 1 Mode Register
Field
Description
Read
Write
Value after Reset
1:0
Local Bus Width. Value of 00 indicates bus width of 8 bits, a value of 01 indicates
bus width of 16 bits and a value of 10 or 11 indicates bus width of 32 bits.
Yes
Yes
S = 01
J = 11
C = 11
5:2
Internal Wait States (data to data).
Yes
Yes
0
6
Ready Input Enable. Value of 1 enables Ready input. Value of 0 disables Ready
input.
Yes
Yes
0
7
BTERM# Input Enable. Value of 1 enables BTERM# input. Value of 0 disables
BTERM# input. If this bit is set to 0, PCI 9080 bursts four Lword maximum at a time.
Yes
Yes
0
8
Local Burst Enable. Value of 1 enables bursting. Value of 0 disables local bursting.
If burst is disabled, the local bus performs continuous single cycles for burst PCI
read/write cycles.
Yes
Yes
0
9
Chaining. Value of 1 indicates chaining mode enabled. For chaining mode, the
DMA source address, destination address and byte count are loaded from memory
in PCI or Local address spaces. Value of 0 indicates nonchaining mode enabled.
Yes
Yes
0
10
Done Interrupt Enable. Value of 1 enables interrupt when done. Value of 0 disables
interrupt when done. If DMA Clear Count mode is enabled, the interrupt won’t occur
until the byte count is cleared.
Yes
Yes
0
11
Local Addressing Mode. Value of 1 indicates local address LA[31:2] to be held
constant. Value of 0 indicates local address is incremented.
Yes
Yes
0
12
Demand Mode. Value of 1 causes DMA controller to operate in Demand mode. In
Demand mode, the DMA controller transfers data when its DREQ[1:0]# input is
asserted. It asserts DACK[1:0]# to indicate the current local bus transfer is in
response to the DREQ[1:0]# input. DMA controller transfers Lwords (32 bits) of
data. This may result in multiple transfers for an 8- or 16-bit bus.
Yes
Yes
0
13
Write and Invalidate Mode for DMA Transfers. When set to 1, PCI 9080 performs
Write and Invalidate cycles to the PCI bus. PCI 9080 supports Write and Invalidate
sizes of 8 or 16 Lwords. The size is specified in the PCI Cache Line Size Register.
If a size other than 8 or 16 is specified, PCI 9080 performs write transfers rather
than Write and Invalidate transfers. Transfers must start and end at the Cache Line
Boundaries.
Yes
Yes
0
14
DMA EOT (End of Transfer) Enable. Value of 1 enables EOT[1:0]# input pin. Value
of 0 disables EOT[1:0]# input pin. (Refer to Section 3.7.6.1, “End of Transfer
(EOT0# or EOT1#) Input.”)
Yes
Yes
0
15
DMA Stop Data Transfer Mode. Value of 0 BLAST terminates DMA transfer. Value
of 1 indicates EOT. In demand DMA mode, if this bit is set to a value of 1, assertion
of EOT causes DMA controller to terminate following the current data phase (blast
may or may not be asserted). If bit is not set, and EOT asserted, the DMA controller
completes current data phase and potentially a following data phase in which blast
is asserted. (Refer to Section 3.7.6.1, “End of Transfer (EOT0# or EOT1#) Input.”)
Yes
Yes
0
16
DMA Clear Count Mode. When set to 1, the byte count in each chaining descriptor,
if it is in local memory, is cleared when the corresponding DMA transfer is
complete.
Note:
If chaining descriptor is in PCI memory, the count is not cleared.
Yes
Yes
0
17
DMA Channel 1 Interrupt Select. Value of 1 routes the DMA Channel 1 interrupt to
the PCI interrupt. Value of 0 routes the DMA Channel 1 interrupt to the local bus
interrupt.
Yes
Yes
0
31:18
Reserved.
Yes
No
0
相關PDF資料 |
PDF描述 |
|---|---|
| PCI9080 | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060ES | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060SD | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
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參數(shù)描述 |
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| PCI9060-3A | 制造商:PLX Technology 功能描述: |
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| PCI9060ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060ESF | 功能描述:數(shù)字總線開關 IC PCI Bus Interface RoHS:否 制造商:Texas Instruments 開關數(shù)量:24 傳播延遲時間:0.25 ns 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:TSSOP-56 封裝:Reel |
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