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參數(shù)資料
| 型號： | P89V51RD2 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | 8-bit 80C51 5 V low power 64 kB Flash microcontroller with 1 kB RAM |
| 中文描述： | 8位80C51的5 V低功耗64 kB閃存1 KB RAM內存控制器 |
| 文件頁數(shù)： | 65/77頁 |
| 文件大?。?/td> | 350K |
| 代理商： | P89V51RD2 |
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Philips Semiconductors
P89V51RB2/RC2/RD2
8-bit microcontrollers with 80C51 core
Product data
Rev. 03 — 02 December 2004
65 of 77
9397 750 14341
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
[2]
Capacitive loading on Ports 0 and 2 may cause spurious noise to be superimposed on the V
OL
s of ALE and Ports 1 and 3. The noise
due to external bus capacitance discharging into the Port 0 and 2 pins when the pins make 1-to-0 transitions during bus operations. In
the worst cases (capacitive loading > 100 pF), the noise pulse on the ALE pin may exceed 0.8 V. In such cases, it may be desirable to
qualify ALE with a Schmitt Trigger, or use an address latch with a Schmitt Trigger STROBE input.
Load capacitance for Port 0, ALE and PSEN = 100 pF, load capacitance for all other outputs = 80 pF.
Capacitive loading on Ports 0 and 2 may cause the V
OH
on ALE and PSEN to momentarily fall below the V
DD
0.7 specification when
the address bits are stabilizing.
Pins of Ports 1, 2 and 3 source a transition current when they are being externally driven from 1 to 0. The transition current reaches its
maximum value when V
IN
is approximately 2 V.
Pin capacitance is characterized but not tested. EA = 25 pF (max).
[3]
[4]
[5]
[6]
Fig 29. I
DD
vs. frequency.
50
40
30
20
10
0
5
10
15
20
25
30
35
40
I
D
Internal Clock Frequency (MHz)
Maximum Idle I
DD
Typical Idle I
DD
Typical Active I
DD
002aaa813
Maximum Active I
DD
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| P89V51RD2FA512 | 制造商:NXP Semiconductors 功能描述:IC 8BIT MCU 80C51 40MHZ LCC-44 |
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