參數資料
型號： P89V51RB2FN,112
廠商： NXP Semiconductors
文件頁數： 38/80頁
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描述： IC 80C51 MCU FLASH 16K 40-DIP
產品培訓模塊： Migrating from 8/16-Bit MCUs to 32-Bit ARMs
標準包裝： 216
系列： 89V
核心處理器： 8051
芯體尺寸： 8-位
速度： 40MHz
連通性： SPI，UART/USART
外圍設備： 欠壓檢測/復位，POR，PWM，WDT
輸入/輸出數： 32
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 40-DIP（0.600"，15.24mm）
包裝： 管件
產品目錄頁面： 706 (CN2011-ZH PDF)
配用： 622-1017-ND - BOARD 44-ZIF PLCC SOCKET
622-1001-ND - USB IN-CIRCUIT PROG 80C51ISP
其它名稱： 568-3229-5
935278707112
P89V51RB2FN
P89V51RB2_RC2_RD2_5
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 05 — 12 November 2009
43 of 80
NXP Semiconductors
P89V51RB2/RC2/RD2
8-bit microcontrollers with 80C51 core
clock output and input for the master and slave modes, respectively. The SPI clock
generator will start following a write to the master devices SPI data register. The written
data is then shifted out of the MOSI pin on the master device into the MOSI pin of the
slave device. Following a complete transmission of one byte of data, the SPI clock
generator is stopped and the SPIF ag is set. An SPI interrupt request will be generated if
the SPI Interrupt Enable bit (SPIE) and the Serial Port Interrupt Enable bit (ES) are both
set.
An external master drives the Slave Select input pin, SS/P1[4], low to select the SPI
module as a slave. If SS/P1[4] has not been driven low, then the slave SPI unit is not
active and the MOSI/P1[5] port can also be used as an input port pin.
CPHA and CPOL control the phase and polarity of the SPI clock. Figure 18 and Figure 19
show the four possible combinations of these two bits.
Fig 17. SPI master-slave interconnection
002aaa528
8-BIT SHIFT REGISTER
MSB master LSB
SPI
CLOCK GENERATOR
MISO
MOSI
SPICLK
SS
8-BIT SHIFT REGISTER
MSB slave LSB
VSS
VDD
Table 28.
SPCR - SPI control register (address D5H) bit allocation
Bit addressable; Reset source(s): any reset; Reset value: 0000 0000B
Bit
7
6
5
4
3
2
1
0
Symbol
SPIE
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
Table 29.
SPCR - SPI control register (address D5H) bit description
Bit
Symbol
Description
7
SPIE
If both SPIE and ES are set to one, SPI interrupts are enabled.
6
SPE
SPI enable bit. When set enables SPI.
5
DORD
Data transmission order. 0 = MSB rst; 1 = LSB rst in data
transmission.
4
MSTR
Master/slave select. 1 = master mode, 0 = slave mode.
3
CPOL
Clock polarity. 1 = SPICLK is high when idle (active LOW),
0 = SPICLK is low when idle (active HIGH).
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PDF描述
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VJ1825A510JBCAT4X CAP CER 51PF 200V 5% NP0 1825
VI-B3Y-IW-F4 CONVERTER MOD DC/DC 3.3V 66W
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P89V51RC2FBC 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:8-bit 80C51 5 V low power 16/32/64 kB flash microcontroller with 1 kB RAM
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