參數(shù)資料
型號(hào)： P82C55A
廠商： INTEL CORP
元件分類： 微控制器/微處理器
英文描述： CHMOS PROGRAMMABLE PERIPHERAL INTERFACE
中文描述： 24 I/O, PIA-GENERAL PURPOSE, PDIP40
封裝： DIP-40
文件頁(yè)數(shù)： 20/23頁(yè)
文件大?。?/td> 325K
代理商： P82C55A
82C55A
OTHER TIMINGS
Symbol
Parameter
82C55A-2
Units
Test
Min
Max
Conditions
t
WB
WR
e
1 to Output
350
ns
t
lR
Peripheral Data Before RD
0
ns
t
HR
Peripheral Data After RD
0
ns
t
AK
ACK Pulse Width
200
ns
t
ST
STB Pulse Width
100
ns
t
PS
Per. Data Before STB High
20
ns
t
PH
Per. Data After STB High
50
ns
t
AD
ACK
e
0 to Output
175
ns
t
KD
ACK
e
1 to Output Float
20
250
ns
t
WOB
WR
e
1 to OBF
e
0
150
ns
t
AOB
ACK
e
0 to OBF
e
1
150
ns
t
SIB
STB
e
0 to IBF
e
1
150
ns
t
RIB
RD
e
1 to IBF
e
0
150
ns
t
RIT
RD
e
0 to INTR
e
0
200
ns
t
SIT
STB
e
1 to INTR
e
1
150
ns
t
AIT
ACK
e
1 to INTR
e
1
150
ns
t
WIT
WR
e
0 to INTR
e
0
200
ns
see note 1
t
RES
Reset Pulse Width
500
ns
see note 2
NOTE:
1. INTR
u
may occur as early as WR
v
.
2. Pulse width of initial Reset pulse after power on must be at least 50
m
Sec. Subsequent Reset pulses may be 500 ns
minimum. The output Ports A, B, or C may glitch low during the reset pulse but all port pins will be held at a logic ‘‘one’’ level
after the reset pulse.
20
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