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參數(shù)資料
| 型號(hào)： | MX10F202FC |
| 廠商： | MACRONIX INTERNATIONAL CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 16 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | PLASTIC, QFP-100 |
| 文件頁數(shù)： | 8/47頁 |
| 文件大?。?/td> | 253K |
| 代理商： | MX10F202FC |
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16
P/N:PM0762
REV. 1.0, MAY. 22, 2003
MX10F202FC
Specifications subject to change without notice, contact your sales representatives for the most update information.
LCD drivers
The LCD module includes 4 by 32 pixel memory and can drive directly 4 backplanes and 32 segments outputs. Thus,
for common digit-typed LCD, MX10F202FC can have maximum 16 digits display.
LCD Control Register (LCON)
Since MX10F202FC has several possible clocking alternatives : 2 to 16MHz system clock with possible second
32.768KHz sub-system clock, programmers need to set up this register to get proper LCD frame scan rate.
Table. 18 LCON SFR (BAH)
765432
10
-
LCDF2 LCDF1 LCDF0 MD1
MD0
Bias
ENLCD
. LCDF2,LCDF1,LCDF0: Selection of LCD frame scan frequency
Table. 19
Frame scan freq (Hz)
Fclk
Divider
(ext. clk)
Select
1/4 Duty
1/3 Duty
1/2 Duty
Static
- 000 : 16Mhz
Fclk/2^18
61
81
61
- 001 : 12Mhz
Fclk/(2^16*3)
61
81
61
- 010 : 8Mhz
Fclk/2^17
61
81
61
- 011 : 4Mhz
Fclk/2^16
61
81
61
- 100 : 2Mhz
Fclk/2^15
61
81
61
- 101 : 1Mhz
Fclk/2^14
61
81
61
- 110 :0.5Mhz
Fclk/2^13
61
81
61
* - 111 : 32Khz
Fclk/2^9
64
85
64
* Note : Dual clock mode is set by writing as "111".
. MD1,MD0: Mode bits, determine the LCD multiplex rate.
Table. 20
No of Backplanes
Pixel
Digits
- 00 : static
1 (BP0)
32
4
- 01 : 1:2
2 (BP0,1)
64
8
- 10 : 1:3
3 (BP0,1,2)
96
12
- 11 : 1:4
4 (BP0,1,2,3)
128
16
. Bias: set LCD voltage bias generator.
- High, bias is 1/2(VLCD-VSS)
- Low, bias is 1/3(VLCD-VSS)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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