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參數(shù)資料
| 型號： | MSC8254TVT800B |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 0-BIT, OTHER DSP, PBGA783 |
| 封裝： | 29 X 29 MM, LEAD FREE, PLASTIC, FCBGA-783 |
| 文件頁數(shù)： | 35/68頁 |
| 文件大?。?/td> | 909K |
| 代理商： | MSC8254TVT800B |
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MSC8254 Quad-Core Digital Signal Processor Data Sheet, Rev. 4
Electrical Characteristics
Freescale Semiconductor
40
Figure 13 shows the DDR SDRAM output timing diagram.
Figure 14 provides the AC test load for the DDR2 and DDR3 controller bus.
2.6.1.3
DDR2 and DDR3 SDRAM Differential Timing Specifications
This section describes the DC and AC differential timing specifications for the DDR2 and DDR3 SDRAM controller interface.
Figure 15 shows the differential timing specification.
Note:
VTR specifies the true input signal (such as MCK or MDQS) and VCP is the complementary input signal (such as
MCK or MDQS).
Figure 13. DDR SDRAM Output Timing
Figure 14. DDR2 and DDR3 Controller Bus AC Test Load
Figure 15. DDR2 and DDR3 SDRAM Differential Timing Specifications
ADDR/CMD
tDDKHAS, tDDKHCS
tDDKHMH
tDDKLDS
tDDKHDS
MDQ[x]
MDQS[n]
MCK[n]
tMCK
tDDKLDX
tDDKHDX
D1
D0
tDDKHAX ,tDDKHCX
Write A0
NOOP
tDDKHME
tDDKHMP
Output
Z0 = 50 Ω
RL = 50 Ω
VDDDDR/2
VTR
VCP
GND
GVDD
VOX or VIX
GVDD/2
相關(guān)PDF資料 |
PDF描述 |
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| MSC8254SVT800B | 0-BIT, OTHER DSP, PBGA783 |
| MSC8254TVT1000B | 0-BIT, OTHER DSP, PBGA783 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MSC8256SVT1000B | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DSPStarcore6-core R2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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