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參數(shù)資料
| 型號： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 229/424頁 |
| 文件大?。?/td> | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 12
Serial Port Functions
12 – 29
[Slave mode]
Figure 12-13 shows the timing diagram of operation during slave mode transmission.
In the slave mode, the transmit clock is input from the transmit clock I/O pin (TXCn). This external input
clock is detected with the edge of CPU clock to generate the transmit shift clock.
In synchronization with the transmit shift clock that has been generated, the transmission circuit controls
transmission of the transmit data.
The SnBUF write signal (the signal that is output when an instruction to write to SnBUF is executed, for
example “STB A, SnBUF”) acts as a trigger to start transmission.
One CPU clock after the write signal is generated, transmit data in SnBUF is set in the transmit shift
register. At this time, synchronized to the signal indicating the beginning of an instruction (M1S1), a
transmit buffer empty signal is generated.
After the transmit data is set (after the fall of the data transfer signal to the transmit shift register),
synchronized to the falling edge of the next transmit shift clock, the transmit data is output LSB first from
the transmit data output pin (TXDn). Thereafter, as specified by STnCON and synchronized to the transmit
shift clock, transmit data is output to complete the transmission of one frame.
At this time, if the next transmit data has not been written to SnBUF, a transmit complete signal is
generated in synchronization with M1S1, and the transmission is completed.
TXDn changes at the falling edge of the transmit shift clock that has been generated from the detected
edge of the externally input TXCn. Therefore, at the receive side, TXDn is fetched at the rising edge of
TXCn.
Because each of SIO1 and SIO6 has SnBUF and the transmit shift register which are designed in a duplex
construction, during a transmission it is possible to write the next transmit data to SnBUF. If SnBUF is
written to during a transmission, after the current one frame transmission is completed, the next transmit
data will be automatically set in the transmit shift register, and the data transmission will continue. After
one frame of data is transmit, if the next data to be transmit has been written to SnBUF, the transmit
complete signal will not be generated.
Figure 12-14 shows the timing diagram of operation during continuous transmission.
[Note]
During continuous transmission, there is a time lag of 2 CPU clocks between the current data transmission
and the next data transmission, in which to set the next data. During this interval, TXDn is forced to a High
level. If an external clock is supplied, insert a margin of 2 or more CPU clocks between the current data
transmission and the next data transmission.
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PDF描述 |
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