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參數(shù)資料
| 型號： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 149/424頁 |
| 文件大小： | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 10
3-Phase PWM Function
10 – 18
(7) 3-Phase Output State Setting Buffer Register (OTST3BFR)
Reset to “0” the bits corresponding to the PWMU, PWMV, and PWMW 3-phase output pins to specify
PWM output.
While the 3-phase PWM counter is halted, writing to OTST3BFR causes the same value to be
simultaneously and automatically written to the 3-phase output state setting register (OTST3R).
(8) 3-Phase PWM Interrupt Control Register (PW3INT)
With bit 2 (PC3UDIE), enable or disable underflow interrupt requests of the 3-phase PWM counter
(PW3C). With bit 3 (PC3CMIE), enable or disable interrupt requests generated when the 3-phase PWM
counter (PW3C) matches the 3-phase PWM cycle register (PW3CYR).
(9) 3-Phase Output Active Level Setting Register (ACL3R)
Reset to “0” the bits corresponding to each 3-phase output pin (PWMU, PWMUB, PWMV, PWMVB,
PWMW, and PWMWB) to specify “l(fā)ow active”.
(10) 3-Phase PWM Control Register 0 (PW3CON0)
Reset both bits 0 and 1 (PW3MOD0, PW3MOD1) to “0” to select mode 1 as the operating mode of the
3-phase PWM function. Set bit 3 (CRLD1) to “1” to specify that PW3nBFR (n = U, V, W) will be loaded
into PW3nR (n = U, V, W) when there is underflow of PW3C. If output pattern switching is not to be
performed, reset bit 4 (WOTSEL) to “0”. Set bit 5 (WOTE) to “1” to enable 3-phase PWM output.
If
INACT is to be used, enable or disable pin input with bit 6 (EINACTB).
(11) 3-Phase PWM Control Register 1 (PW3CON1)
Specify the count clock for the 3-phase PWM counter (PW3C) with bits 0 and 1 (PW3CK0, PW3CK1). Set
bit 2 (PW3CSEL) to “1” to select the up-down-counter mode of the 3-phase PWM counter. Specify the
count clock for the dead time timers (DTMn: n = 1, 2, 3) with bits 5 and 6 (DTMCK0, DTMCK1).
The 3-phase PWM counter (PW3C) begins operation when bit 3 (PW3CRUN) is set to “1”. If reset to “0”,
counting is halted.
10.3.2.4 Mode 1 Setting Example 2
When PW3C is in the up-down-counter mode, PW3nBFR (n = U, V, W) can be loaded into PW3nR (n = U, V,
W) once every half PWM cycle (when PW3C underflows and when PW3C matches PW3CYR) . Implement the
same settings as in the mode 1 setting example 1 from step (10).
An operation example is described in 10.4.2.2.
(1) 3-Phase PWM Control Register 0 (PW3CON0)
Reset both bits 0 and 1 (PW3MOD0, PW3MOD1) to “0” to select mode 1 as the operating mode of the
3-phase PWM function. Set bit 2 (CRLD0) to “1” to specify that PW3nBFR (n = U, V, W) will be loaded
into PW3nR (n = U, V, W) when PW3C matches PW3CYR. Set bit 3 (CRLD1) to “1” to specify that
PW3nBFR (n = U, V, W) will be loaded into PW3nR (n = U, V, W) when there is underflow of PW3C. If
output pattern switching is not to be performed, reset bit 4 (WOTSEL) to “0”. Set bit 5 (WOTE) to “1” to
enable 3-phase PWM output.
If
INACT is to be used, enable or disable pin input with bit 6 (EINACTB).
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