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參數(shù)資料
| 型號： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 115/424頁 |
| 文件大?。?/td> | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 9
Capture/Compare Timer
9 – 14
(5) Capture/compare interrupt control register (CPCMINT)
The capture/compare interrupt control register (CPCMINT) consists of 4 bits. Since the 2 capture/compare
out modules share a single interrupt vector, the generation of capture events/compare matches for CPCMF0
can be distinguished by bit 0 (INTCPCM0), and the generation of capture events/compare matches for
CPCMF1 can be distinguished by bit 1 (INTCPCM1). The generation of a capture event/compare match
causes bit 0 or bit 1 to be set to “1”. Bit 2 (CPCMIE0) and bit 3 (CPCMIE1) enable or disable the
generation of interrupt requests due to a capture event/compare match of the capture/compare out modules.
The program can read from and write to CPCMINT. However, write operations are invalid for the upper 4
bits. If read, the upper 4 bits are always “1”.
When reset (
RES signal input, execution of a BRK instruction, overflow of the watchdog timer, opcode
trap), CPCMINT becomes F0H and interrupt requests due to CPCMF0 and CPCMF1 capture
events/compare matches are disabled.
Figure 9-11 shows the configuration of CPCMINT.
[Note]
Once bit 0 (INTCPCM0) and bit 1 (INTCPCM1) of CPCMINT are set to “1”, they are not reset to “0” by
the hardware. Therefore, reset these bits to “0” with the program.
Even if the capture/compare out modules are not used, interrupt requests will be generated by compare
matches while the free running counter (FRC) counts in the compare out mode. Therefore, bit 0
(INTCPCM0) and bit 1 (INTCPCM1) of CPCMINT will be set to “1”.
Figure 9-11
CPCMINT Configuration
7
6
5
4
3
2
1
0
“
” indicates a nonexistent bit.
If read, its value will be “1”.
0
1
CPCMF0 capture event/compare
match generation:
no
CPCMF0 capture event/compare
match generation:
yes
CPCMINT
At reset
1
0
Address: 0057 [H]
R/W access: R/W
0
1
Disable interrupt generation due to
INTCPCM0
Enable interrupt generation due to
INTCPCM0
0
1
Disable interrupt generation due to
INTCPCM1
Enable interrupt generation due to
INTCPCM1
0
1
CPCMF1 capture event/compare
match generation:
no
CPCMF1 capture event/compare
match generation:
yes
CPCMIE1 CPCMIE0 INTCPCM1 INTCPCM0
相關PDF資料 |
PDF描述 |
|---|---|
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