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參數(shù)資料
| 型號： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 136/424頁 |
| 文件大?。?/td> | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 10
3-Phase PWM Function
10 – 6
(6) 3-phase output state setting register (OTST3R),
3-phase output state setting buffer register (OTST3BFR)
The 3-phase output state setting register (OTST3R) consists of 6 bits that set whether the output of each
3-phase PWM output pin is PWM output or level output. This register is double buffered with the 3-phase
output state setting buffer register (OTST3BFR). The next value desired to be set is input and stored in
OTST3BFR.
Depending upon the setting of bit 4 (WOTSEL) of 3-phase PWM control register 0 (PW3CON0), when a
compare-match signal is generated from the compare out module of the capture/compare timer, or by
setting bit 3 (LDSWOTST) of the load switch register (LDSW) to “1”, the contents of OTST3BFR are
loaded into OTST3R.
If reset to “0”, PWM output is selected, and if set to “1”, level output is selected.
The following bits and pins correspond to each other: bit 0 (PWUSTBF) and the PWMU pin, bit 1
(PWUBSTBF) and the PWMUB pin, bit 2 (PWVSTBF) and the PWMV pin, bit 3 (PWVBSTBF) and the
PWMVB pin, bit 4 (PWWSTBF) and the PWMW pin, and bit 5 (PWWBSTBF) and the PWMWB pin.
However, in mode 1, bits 1, 3 and 5 are invalid. Bit 0 is applied to the PWMUB pin, bit 2 is applied to the
PWMVB pin, and bit 4 is applied to the PWMWB pin.
The program can read from and write to OTST3BFR. However, write operations to the upper 2 bits are
invalid. If read, the upper 2 bits are always “1”. OTST3R cannot be directly accessed. While the 3-phase
PWM counter (PW3C) is halted, the same value written to OTST3BFR will also be written to OTST3R.
When reset (
RES signal input, execution of a BRK instruction, overflow of the watchdog timer, opcode
trap), OTST3R and OTST3BFR become C0H.
Figure 10-3 shows the configuration of OTST3BFR.
Figure 10-3
OTST3BFR Configuration
0
1
PWMU pin: PWM output
PWMU pin: level output
0
1
PWMUB pin: PWM output
PWMUB pin: level output
0
1
PWMV pin: PWM output
PWMV pin: level output
0
1
PWMVB pin: PWM output
PWMVB pin: level output
0
1
PWMW pin: PWM output
PWMW pin: level output
0
1
PWMWB pin: PWM output
PWMWB pin: level output
7
1
6
1
5
0
4
0
3
0
2
0
1
0
OTST3BFR
At reset
Address: 00DE [H]
R/W access: R/W
“—” indicates a nonexistent bit.
When read, its value will be “1”.
—
PWWBSTBF PWWSTBF PWVBSTBF PWVSTBF PWUBSTBF PWUSTBF
相關(guān)PDF資料 |
PDF描述 |
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