MCF5272 ColdFire Integrated Microprocessor U" />
參數(shù)資料
型號(hào)： MCF5272VM66R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 248/544頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 750
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 16KB（4K x 32）
程序存儲(chǔ)器類(lèi)型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 帶卷 (TR)
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Physical Layer Interface Controller (PLIC)
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
13-25
13.5.13 GCI Monitor Channel Transmit Registers (P0GMT–P3GMT)
All bits in these registers are read/write and are cleared on hardware or software reset.
The PnGMT registers are 16 bit register containing the control and monitor channel bits to be transmitted
for each of the four ports on the MCF5272.
A byte of monitor channel data to be transmitted on a certain port is put into an associated register using
the format shown in Figure 13-25. A maskable interrupt is generated when this byte of data has been
successfully transmitted.
15
10
9
8
7
0
Field
—
L
R
M
Reset
0000_0000_0000_0000
R/W
Read/Write
Addr
MBAR + 0x368 (P0GMT); 0x36A (P1GMT); 0x36C (P2GMT); 0x36E (P3GMT)
Figure 13-25. GCI Monitor Channel Transmit Registers (P0GMT–P3GMT)
Table 13-8. P0GMT–P3GMT Field Descriptions
Bits
Name
Description
15–10
—
Reserved, should be cleared.
9L
Last.
0 Default reset value
1 Set by the CPU. Indicates to the monitor channel controller to transmit the end of message signal on the
E bit. Both PnGMT[L] and PnGMT[R] must be set for the monitor channel controller to send the end of
message signal. PnGMT[M7:0] are ignored and 0xFF is sent with the end of message condition
necessitating sending the monitor channel information using PnGMT[R] to control the monitor channel
transmitter, followed at the end of the frame by setting PnGMT[L] and PnGMT[R]. The L bit is automatically
cleared by the GCI controller.
8
R
Ready.
0 Default reset value.
1 Set by the CPU. Indicate to the monitor channel controller that a byte of data is ready for transmission.
Automatically cleared by the GCI controller when it generates a transmit acknowledge (ACK bit in PGMTS
register) or when the L bit is reset.
7–0
M
Monitor channel data byte. Written by the CPU when a byte is ready for transmission.
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