MCF5272 ColdFire Integrated Microprocessor U" />
參數(shù)資料
型號(hào)： MCF5272VM66R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 232/544頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 750
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 16KB（4K x 32）
程序存儲(chǔ)器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 帶卷 (TR)
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Physical Layer Interface Controller (PLIC)
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
13-11
13.2.5.3
Interrupt Control
There are a number of control mechanisms for the periodic and aperiodic interrupts on the PLIC.
Clearing the ON/OFF bit in the port configuration register, Section 13.5.7, “Port Configuration
Registers (P0CR–P3CR),” turns the port off and masks all periodic and aperiodic interrupts for the
affected port.
Clearing the enable bits, ENB1 or ENB2, in the port configuration register masks the periodic
transmit and receive interrupts associated with the respective B1 or B2 channel.
Specific interrupt enables are provided in each port’s ICR. This includes a port interrupt enable, IE,
which masks all periodic and aperiodic interrupts. In addition, there are interrupt enables for
specific conditions. These are listed in Section 13.5.9, “Interrupt Configuration Registers
13.3
PLIC Timing Generator
13.3.1
Clock Synthesis
The PLIC clock generator employs a completely digital, synchronous design which can be used to
synthesize a new clock by multiplying an incoming reference clock. This clock generator is not a PLL—it
has no VCO or phase comparator.
The frequency multiplication factor is always an integral power of two between 2 and 256 inclusive. The
amount of phase jitter exhibited by the synthesized clock increases as the synthesized clock frequency
approaches CLKIN’s frequency. As a general guide, the maximum generated DCL should be no greater
than one-twentieth of CLKIN’s frequency. Therefore, given a CLKIN of 66 MHz, the maximum frequency
which can be synthesized with acceptable jitter is approximately 3.3 MHz.
The clock generator uses a 14-bit counter to divide CLKIN. This limits the reference clock’s minimum
frequency to CLKIN divided by 16,384.
To summarize these two points:
Synthesized clock x 20 < CLKIN(Recommended)
Reference clock > CLKIN / 16,384(Required)
The control of the clock generator block is provided through the PCSR register detailed in Section 13.5.22,
The process is illustrated by this example. Suppose the following:
CPU clock = 66 MHz
Reference clock = 64 KHz
Synthesized clock = 1.024 MHz
The appropriate reference clock is selected by programming PLCLKSEL[CKI1, CKI0], Section 13.5.22,
“Clock Select Register (PCSR).” The multiplication factor is 16 (1.024 MHz / 64 KHz) and is specified
by PLCLKSEL[CMULT0-2]. The division ratio between the synthesized clock (GDCL), 1.024 MHz, and
the synthesized frame sync (Gen_FSC) must be set. (A Gen_FSC of 8 KHz is assumed). This division ratio
is selected by means of FDIV[2-0]. Finally, the clock generation block should be taken out of bypass by
setting PCSR[NBP].
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PDF描述
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