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參數(shù)資料
| 型號： | MCF5232 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Integrated Microprocessor Hardware Specification |
| 中文描述： | 集成的微處理器，硬件規(guī)格 |
| 文件頁數(shù)： | 15/60頁 |
| 文件大?。?/td> | 1462K |
| 代理商： | MCF5232 |
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Modes of Operation
MCF523x Integrated Microprocessor Hardware Specification, Rev. 1.3
Preliminary
Freescale Semiconductor
15
– 8-bit
Output pad strength:
— Partial drive strength (Default)
— Full drive strength
Clock mode:
— Normal PLL with external crystal
— Normal PLL with external clock
— 1:1 PLL Mode
— External oscillator mode (no PLL)
Chip Select Configuration:
— PADDR[7:5] configured as chip select(s) and/or address line(s)
– PADDR[7:5] configured as A23-A21 (default)
– PADDR configured as CS6, PADDR[6:5] as A22-A21
– PADDR[7:6] configured as CS[6:5], PADDR5 as A21
– PADDR[7:5] configured as CS[6:4]
3.1.1
Chip Configuration Pins
Table 3. Configuration Pin Descriptions
Pin
Chip Configuration
Function
Pin State/Meaning
Comments
RCON
Chip configuration
enable
1 Disabled
0 Enabled
Active low: if asserted, then all
configuration pins must be driven
appropriately for desired operation
D16
Select chip
operating mode
1 Master
0 Reserved
D20, D19
Select external boot
device data port size
00,11 External (32-bit)
10 External (8-bit)
01 External (16-bit)
Value read defaults to 32-bit
D21
Select output pad
drive strength
1 Full
0 Partial
CLKMOD1,
CLKMOD0
Select clock mode
00 External clock mode (no
PLL)
01 1:1 PLL mode
10 Normal PLL with
external clock reference
11 Normal PLL with crystal
clock reference
VDDPLL must be supplied if a PLL
mode is selected
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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