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參數(shù)資料
| 型號： | MC68HC705V8CFN |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數(shù)： | 89/172頁 |
| 文件大?。?/td> | 890K |
| 代理商： | MC68HC705V8CFN |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁當(dāng)前第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁
MOTOROLA
SECTION 1: GENERAL DESCRIPTION
Page 12
MC68HC705V8 Specification Rev. 2.1
is enabled, all the Port C pins will act as negative edge sensitive IRQ sources. See
SECTION 9 PARALLEL I/O for more details on the I/O ports.
1.5.13
AD0-AD7 / PD0-PD7: AD8-AD15/PE0-PE7
When the A/D converter is disabled, PD0-PD7 and PE0-PE7 are general purpose input
pins. The A/D converter is disabled upon exiting from reset. When the A/D converter is
enabled, one of these pins is the analog input to the A/D converter. The A/D control register
contains control bits to direct which of the analog inputs are to be converted at any one
time. A digital read of this pin when the A/D converter is enabled results in a read of logical
zero from the selected analog pin. A digital read of the remaining pins gives their correct
(digital) values. A/D inputs AD8-AD15 (Port E) are not bonded out in the 56-pin package.
See SECTION 10 A/D CONVERTER for more details on the operation of the A/D
subsystem.
1.5.14
PWM
This pin provides an output for the pulse width modulation feature of the on-chip
programmable timer. See SECTION 13 PULSE WIDTH MODULATOR for more details on
the operation of the PWM subsystem.
1.5.15
PF0/SS, PF1/SCK, PF2/MOSI, PF3/MISO
These four I/O lines comprise Port F. The state of any pin is software programmable and
all Port F lines are configured as inputs during power-on or reset. See SECTION 9
PARALLEL I/O for more details on the I/O ports. When the SPI subsystem is enabled, PF0-
PF3 become the data, clock and select lines for the SPI. See SECTION 14 SERIAL
PERIPHERAL INTERFACE for more details on the operation of the SPI subsystem.
1.5.16
BUS, LOAD, REXT1, REXT2
These pins provide the I/O interface and external biasing functions for the MDLC
subsystem. See SECTION 15 MESSAGE DATA LINK CONTROLLER for more details on
the operation of the MDLC subsystem. The regulator control logic monitors the BUS pin and
latches a rising edge to re-enable the primary voltage regulator if this mask option is
enabled.
F
re
e
sc
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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