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參數(shù)資料
| 型號(hào)： | MC145170-2 |
| 廠商： | Motorola, Inc. |
| 英文描述： | PLL Frequency Synthesizer With Serial Interface(帶串行口的PLL頻率合成器) |
| 中文描述： | 鎖相環(huán)頻率合成器的串行接口（帶串行口的鎖相環(huán)頻率合成器） |
| 文件頁(yè)數(shù)： | 4/26頁(yè) |
| 文件大?。?/td> | 373K |
| 代理商： | MC145170-2 |
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MC145170–2
4
MOTOROLA RF/IF DEVICE DATA
AC INTERFACE CHARACTERISTICS
( TA = –40 to 85
°
C, CL = 50 pF, Input tr = tf = 10 ns, unless otherwise noted.)
Parameter
Symbol
Figure
No.
VDD
V
Guaranteed
Limit
Unit
Serial Data Clock Frequency (Note: Refer to Clock tw Below)
fclk
1
2.7
4.5
5.5
dc to 3.0
dc to 4.0
dc to 4.0
MHz
Maximum Propagation Delay, CLK to Dout
tPLH, tPHL
1, 5
2.7
4.5
5.5
150
85
85
ns
Maximum Disable Time, Dout Active to High Impedance
tPLZ, tPHZ
2, 6
2.7
4.5
5.5
300
200
200
ns
Access Time, Dout High Impedance to Active
tPZL, tPZH
2, 6
2.7
4.5
5.5
0 to 200
0 to 100
0 to 100
ns
Maximum Output Transition Time, Dout
CL = 50 pF
tTLH, tTHL
1, 5
2.7
4.5
5.5
150
50
50
ns
CL = 200 pF
1, 5
2.7
4.5
5.5
900
150
150
ns
Maximum Input Capacitance – Din, ENB, CLK
Cin
–
10
pF
Maximum Output Capacitance – Dout
Cout
–
10
pF
TIMING REQUIREMENTS
( TA = –40 to 85
°
C, Input tr = tf = 10 ns, unless otherwise noted.)
Parameter
Symbol
Figure
No.
VDD
V
Guaranteed
Limit
Unit
Minimum Setup and Hold Times, Din vs CLK
tsu, th
3
2.7
4.5
5.5
55
40
40
ns
Minimum Setup, Hold, and Recovery Times, ENB vs CLK
tsu, th, trec
4
2.7
4.5
5.5
135
100
100
ns
Minimum Inactive–High Pulse Width, ENB
tw(H)
4
2.7
4.5
5.5
400
300
300
ns
Minimum Pulse Width, CLK
tw
1
2.7
4.5
5.5
166
125
125
ns
Maximum Input Rise and Fall Times, CLK
tr, tf
1
2.7
4.5
5.5
100
100
100
μ
s
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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