參數(shù)資料
型號(hào)： MB8118160A-60
廠商： Fujitsu Limited
英文描述： CMOS 1M×16 BIT Fast Page Mode Dynamic RAM(CMOS 1M×16 位快速頁(yè)面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 100萬(wàn)× 16位快速頁(yè)面模式動(dòng)態(tài)RAM的CMOS（100萬(wàn)× 16位快速頁(yè)面存取模式動(dòng)態(tài)內(nèi)存）
文件頁(yè)數(shù)： 12/26頁(yè)
文件大?。?/td> 494K
代理商： MB8118160A-60
12
MB8118160A-60/MB8118160A-70
“H” or “L”
DESCRIPTION
To implement a read operation, a valid address is latched by the RAS and LCAS or UCAS address strobes and with WE set to a
High level and OE set to a low level, the output is valid once the memory access time has elapsed. LCAS controls the input/output
data on DQ
1
to DQ
8
pins, UCAS controls one on DQ
8
-DQ
16
pins. The access time is determined by RAS(t
RAC
), LCAS/UCAS(t
CAC
),
OE(t
OEA
) or column addresses (t
AA
) under the following conditions:
If t
RCD
> t
RCD
(max.), access time = t
CAC
.
If t
RAD
> t
RAD
(max.), access time = t
AA.
If OE is brought Low after t
RAC
, t
CAC
, or t
AA
(whichever occurs later), access time = t
OEA
.
However, if either LCAS/UCAS or OE goes High, the output returns to a high-impedance state after t
OH
is satisfied.
Fig. 5 – READ CYCLE
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
LCAS
or
UCAS
WE
DQ
(Output)
A
0
to A
9
V
IH
V
IL
DQ
(Input)
V
IH
V
IL
OE
t
RC
t
RAS
t
AR
t
CRP
t
CSH
t
RCD
t
RSH
t
CAS
t
RP
t
RAD
t
ASR
t
RAH
t
ASC
t
CAH
t
RAL
t
CAL
t
CDD
t
OEL
t
RCS
t
RRH
t
RCH
t
AA
t
CAC
t
RAC
t
DZC
t
ON
t
OEA
t
OEZ
t
DZO
t
ON
t
OH
t
OED
t
OFF
t
OH
COLUMN ADD
ROW ADD
HIGH-Z
HIGH-Z
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PDF描述
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