參數(shù)資料
型號(hào)： MB8117805B-60
廠商： Fujitsu Limited
英文描述： CMOS 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8 位超級(jí)頁(yè)面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 200萬(wàn)× 8位超頁(yè)模式動(dòng)態(tài)RAM的CMOS（200萬(wàn)× 8位超級(jí)頁(yè)面存取模式動(dòng)態(tài)內(nèi)存）
文件頁(yè)數(shù)： 21/29頁(yè)
文件大?。?/td> 574K
代理商： MB8117805B-60
21
MB8117805B-50/-60
VALID
DATA IN
VALID
DATA IN
COL
ADD
COL
ADD
ROW
ADD
HIGH-Z
CAS
DESCRIPTION
The hyper page mode delayed write cycle is executed in the same manner as the hyper page mode early write cycle except for
the states of WE and OE. Input data on the DQ pins are latched on the falling edge of WE and written into memory. In the hyper
page mode delayed write cycle, OE must be changed from Low to High before WE goes Low (t
OED
+ t
T
+ t
DS
).
Fig. 13 – HYPER PAGE MODE DELAYED WRITE CYCLE
V
IH
V
IL
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
A
0
to A
10
WE
DQ
(Input)
V
OH
V
OL
DQ
(Output)
V
IH
V
IL
OE
t
RASP
t
RP
t
HPC
t
RSH
t
CAS
t
CP
t
CAS
t
CSH
t
RCD
t
CRP
t
ASR
t
RAH
t
AR
t
ASC
t
CAH
t
ASC
t
CW
t
CAH
t
RCS
t
WCH
t
WP
t
CWL
t
RWL
t
WCH
t
WP
t
DS
t
DS
t
DH
t
DH
t
DZC
t
OED
t
ON
t
OED
t
OEH
t
ON
t
OEH
t
OEZ
t
ON
t
ON
t
OEZ
t
DZO
Invalid Data
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H”
→
“L” or “L”
→
“H” transition
(Address and DQ)
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