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參數(shù)資料
| 型號： | M5M4V64S20ATP-10L |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | 64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM |
| 中文描述： | 64M號（4銀行甲4194304字× 4位）同步DRAM |
| 文件頁數(shù)： | 28/48頁 |
| 文件大?。?/td> | 1097K |
| 代理商： | M5M4V64S20ATP-10L |
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M5M4V64S20ATP-8, -10, -12
Jan'97
Preliminary
MITSUBISHI LSIs
64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM
MITSUBISHI ELECTRIC
SDRAM (Rev.0.2)
CLK
Signal
1.4V
1.4V
Any AC timing is
referenced to the input
signal crossing through
1.4V.
AC TIMING REQUIREMENTS
(Ta=0 ~ 70°C, Vdd = VddQ = 3.3 ± 0.3v, Vss = VssQ = 0v, unless otherwise noted)
Input Pulse Levels:
0.8V to 2.0V
Input Timing Measurement Level:
1.4V
Note:1
2 ACT commands are allowed within tRC.
Symbol Parameter
Limits
Unit
note
-8
-10
-12
Min.
Max.
Min.
Max.
Min.
Max.
tCLK
CLK cycle time
CL=2
12
15
15
ns
CL=3
8
10
12
ns
tCH
CLK High pulse width
3
4
4
ns
tCL
CLK Low pulse width
3
4
4
ns
tT
Transition time of CLK
1
10
1
10
1
10
ns
tIS
Input Setup time (all inputs)
2
3
3
ns
tIH
Input Hold time (all inputs)
1
1
1
ns
tRC
Row Cycle time
80
90
100
ns
tRCD
Row to Column Delay
24
30
30
ns
tRAS
Row Active time
56
10000
60
10000
70
10000
ns
tRP
Row Precharge time
24
30
30
ns
tWR
Write Recovery time
10
10
12
ns
tRRD
Act to Act Delay time
16
20
24
ns
1
tCCD
Col to Col Delay time
8
10
12
ns
tRSC
Mode Register Set
Cycle time
16
20
24
ns
tSRX
Self Refresh Exit time
8
10
12
ns
tREF
Refresh Interval time
64
64
64
ms
28
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M5M4V64S20ATP-12 | 64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM |
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| M5M4V64S20ATP-8A | 64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM |
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參數(shù)描述 |
|---|---|
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