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參數(shù)資料
| 型號： | M2V28D20ATP-75 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | 128M Double Data Rate Synchronous DRAM |
| 中文描述： | 128M的雙數(shù)據(jù)速率同步DRAM |
| 文件頁數(shù)： | 18/36頁 |
| 文件大小： | 1216K |
| 代理商： | M2V28D20ATP-75 |
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18
MITSUBISHI ELECTRIC
Jun,'00
Preliminary
MITSUBISHI LSIs
DDR SDRAM (Rev.0.1)
M2S28D20/ 30/ 40ATP
128M Double Data Rate Synchronous DRAM
AC TIMING REQUIREMENTS
(Ta=0 ~ 70
o
C, Vdd = VddQ = 2.5V +0.2V, Vss = VssQ = 0V, unless otherwise noted)
Min.
-0.75
Max
0.75
Min.
-0.8
Max
0.8
tAC
DQ Output Valid data delay time from CLK//CLK
ns
tDQSCK DQ Output Valid data delay time from CLK//CLK
-0.75
0.75
-0.8
0.8
ns
tCH
CLK High level width
0.45
0.55
0.45
0.55
ns
tCL
CLK Low level width
0.45
0.55
0.45
0.55
ns
7.5
15
8
15
ns
10
15
10
15
ns
tDH
Input Setup time (DQ,DM)
0.5
0.6
ns
tDS
Input Hold time(DQ,DM)
0.5
0.6
ns
tDIPW
DQ and DM input pulse width (for each input)
1.75
2
ns
tHZ
Data-out-high impedance time from CLK//CLK
-0.75
0.75
-0.8
0.8
ns
14
tLZ
Data-out-low impedance time from CLK//CLK
-0.75
0.75
-0.8
0.8
ns
14
tDQSQ
DQ Valid data delay time from DQS
-0.5
0.5
-0.6
0.6
ns
tHP
Clock half period
tCLmin or
tCHmin
tCLmin or
tCHmin
ns
tQH
Output DQS valid window
tHP-0.75
tHP-1.0
ns
tDQSS
Write command to first DQS latching transition
0.75
1.25
0.75
1.25
tCK
tDQSH
DQS input High level width
0.35
0.35
tCK
tDQSL
DQS input Low level width
0.35
0.35
tCK
tDSS
DQS falling edge to CLK setup time
0.2
0.2
tCK
tDSH
DQS falling edge hold time from CLK
0.2
0.2
tCK
tMRD
Mode Register Set command cycle time
15
15
ns
tWPRES Write preamble setup time
0
0
ns
16
tWPST Write postamble
0.4
0.6
0.4
0.6
tCK
15
tWPRE Write preamble
0.25
0.25
tCK
tIS
Input Setup time (address and control)
0.9
1.2
ns
19
tIH
Input Hold time (address and control)
0.9
1.2
ns
19
tRPST
Read postamble
0.4
0.6
0.4
0.6
tCK
tRPRE
Read preamble
0.9
1.1
0.9
1.1
tCK
tQPST
/QFC postamble during reads
0.4
0.6
0.4
0.6
tCK
tQPRE
/QFC preamble during reads
0.9
1.1
0.9
1.1
tCK
tQCK
/QFC output access time from CLK//CLK, for write
4
4
ns
tQOH
/QFC output hold time for writes
1.25
2
1.25
2
ns
-10
Unit
Notes
tCK
CLK cycle time
Symbol
AC Characteristics Parameter
-75
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M2V28D30ATP-10 | 353620600 |
| M2V28D30ATP-75 | 128M Double Data Rate Synchronous DRAM |
| M2V28D40ATP-10 | 128M Double Data Rate Synchronous DRAM |
| M2V28D40ATP-75 | 128M Double Data Rate Synchronous DRAM |
| M2S28D20ATP | 128M Double Data Rate Synchronous DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M2V28D30ATP-10 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:128M Double Data Rate Synchronous DRAM |
| M2V28D30ATP-75 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:128M Double Data Rate Synchronous DRAM |
| M2V28D40ATP-10 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:128M Double Data Rate Synchronous DRAM |
| M2V28D40ATP-75 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:128M Double Data Rate Synchronous DRAM |
| M2V28S20ATP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:128M Synchronous DRAM |
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