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參數(shù)資料
| 型號： | M12L128168A-7TG |
| 廠商： | ELITE SEMICONDUCTOR MEMORY TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2M x 16 Bit x 4 Banks Synchronous DRAM |
| 中文描述： | 8M X 16 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| 封裝： | 0.400 INCH, LEAD FREE, TSOP2-54 |
| 文件頁數(shù)： | 30/43頁 |
| 文件大小： | 804K |
| 代理商： | M12L128168A-7TG |
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ESMT
M12L128168A
Elite Semiconductor Memory Technology Inc.
Revision
:
2.0
Publication Date
:
Oct. 2006
30/43
Read & Write Cycle at Same Bank @ Burst Length = 4
*Note :
1. Minimum row cycle times is required to complete internal DRAM operation.
2. Row precharge can interrupt burst on any cycle. [CAS Latency-1] number of valid output data is available after Row
precharge. Last valid output will be Hi-Z (t
SHZ
) after the clock.
3. Output will be Hi-Z after the end of burst. (1,2,4,8 & Full page bit burst)
t
RCD
t
RC
HIGH
0 1 2 3
4 5 6 7
8
9
10
11
12
13
14
15 16 17
18
19
CLOCK
CKE
CS
RAS
CAS
ADDR
WE
DQ
DQM
A10/AP
A12
A13
CL=2
CL=3
`
t
RDL
Db0
Db3
Db1
Db2
Ra
Ca
Rb
Cb
Ra
Rb
t
OH
t
OH
t
SAC
t
SAC
t
SHZ
t
SHZ
Write
(A-Bank)
Read
(A-Bank)
Row Active
(A-Bank)
Precharge
(A-Bank)
Precharge
(A-Bank)
Row Active
(A-Bank)
*Note2
*Note3
*Note3
: Don't care
*Note1
Qa0
Qa1
Qa2
Qa3
Qa0
Qa1
Qa2
Qa3
t
RDL
Db0
Db3
Db1
Db2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M12L128324A-7BG | 1M x 32 Bit x 4 Banks Synchronous DRAM |
| M12L128324A-7TG | 1M x 32 Bit x 4 Banks Synchronous DRAM |
| M12L128324A | 1M x 32 Bit x 4 Banks Synchronous DRAM |
| M12L128324A-6BG | 1M x 32 Bit x 4 Banks Synchronous DRAM |
| M12L128324A-6TG | 1M x 32 Bit x 4 Banks Synchronous DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| M12L128168A-7TIG | 制造商:ESMT 制造商全稱:Elite Semiconductor Memory Technology Inc. 功能描述:2M x 16 Bit x 4 Banks Synchronous DRAM |
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| M12L128324A_1 | 制造商:ESMT 制造商全稱:Elite Semiconductor Memory Technology Inc. 功能描述:1M x 32 Bit x 4 Banks Synchronous DRAM |
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