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參數(shù)資料
| 型號： | LSIFC929 |
| 英文描述： | LSIFC929 dual channel fibre solutions |
| 中文描述： | LSIFC929雙通道光纖解決方案 |
| 文件頁數(shù)： | 59/144頁 |
| 文件大?。?/td> | 1496K |
| 代理商： | LSIFC929 |
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PCI Cache Mode
5-3
5.3 PCI Cache Mode
The LSIFC909 supports the PCI specification for an 8-bit
Cache Line
Size
register located in PCI configuration space. The
Cache Line Size
register provides the ability to sense and react to nonaligned addresses
corresponding to cache line boundaries. Bit 4 of the
Command
register
in PCI configuration space enables the Memory Write and Invalidate
command. Cache Read commands cannot be disabled. Slaves, however,
can alias the Memory Read Line and Memory Read Multiple commands
to Memory Read.
Table 5.1
PCI Bus Commands and Encoding Types
C_BE[3:0]
Command Type
Supported as Master
Supported as Slave
0000
Special Interrupt Acknowledge
No
No
0001
Special Cycle
No
No
0010
I/O Read Cycle
Yes
Yes
0011
I/O Write Cycle
Yes
Yes
0100
Reserved
N/A
N/A
0101
Reserved
N/A
N/A
0110
Memory Read
Yes
Yes
0111
Memory Write
Yes
Yes
1000
Reserved
N/A
N/A
1001
Reserved
N/A
N/A
1010
Configuration Read
N/A
Yes
1011
Configuration Write
N/A
Yes
1100
Memory Read Multiple
Yes
Yes
1101
Dual Address Cycle
Yes
Yes
1110
Memory Read Line
Yes
Yes
1111
Memory Write and Invalidate
Yes
Yes
相關(guān)PDF資料 |
PDF描述 |
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