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參數(shù)資料
| 型號： | LSIFC929 |
| 英文描述： | LSIFC929 dual channel fibre solutions |
| 中文描述： | LSIFC929雙通道光纖解決方案 |
| 文件頁數(shù)： | 49/144頁 |
| 文件大小： | 1496K |
| 代理商： | LSIFC929 |
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4-9
Table 4.4
describes the Memory Interface signals.
Table 4.4
Memory Interface Signals
Name
BGA Pos
Type Strength Description
MD[31:0]
MD[31:24]
T21, T22,
T23, R20,
R21, R22,
R23, P21,
P22, P23,
N20, N21,
N22, N23,
M21, M22,
M23, L20,
L21, L22,
L23, K21,
K22, K23,
J20, J21,
J22, J23,
H20, H21,
H22, G21
I/O
4 mA
SSRAM Read/Write Data
.
Flash ROM Read/Write Data.
MP[3:0]
F21, F22,
E22, E23
I/O
4 mA
Memory Parity
. Byte lane parity as follows:
MP [0]: Parity for MD[7:0]
MP [1]: Parity for MD[15:8]
MP [2]: Parity for MD[23:16]
MP [3]: Parity for MD[31:24]
Memory Parity may be optionally even, odd, or none (not
used) as defined in the LSI Logic LSIFC909
Programming Guide These pins contain an internal
100
μ
A pull-up.
MA[21:0]
B21, A21,
C20, B20,
A20, D19,
C19, B19,
A19, C18,
B18, A18,
C17, A17,
D16, C16,
B16, A16,
D15, C15,
B15, A15
O
4 mA
SSRAM/Flash ROM Address
.
MOE[1:0]/
C22, B22
O
8 mA
Memory Output Enable
. When asserted LOW, the
selected SRAM or Flash (MOE[1]/) device may drive
data. This signal is typically an asynchronous input to
SRAM and/or Flash devices. The two output enables
allow for interleaving configurations.
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