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參數(shù)資料
| 型號： | LSIFC929 |
| 英文描述： | LSIFC929 dual channel fibre solutions |
| 中文描述： | LSIFC929雙通道光纖解決方案 |
| 文件頁數(shù)： | 53/144頁 |
| 文件大小： | 1496K |
| 代理商： | LSIFC929 |
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4-13
Table 4.7
describes the JTAG Test and IOP Debug signals.
Table 4.7
JTAG Test and IOP Debug Signals
Name
BGA Pos
Type
Strength Description
TCK_CHIP
A7
I
N/A
JTAG/CtxMgr Debug Test Clock.
This pad contains
an internal 100
μ
A pull-up to provide a HIGH level on
this pin, if it is not used. If used, an external pull-up is
also required.
TRST_CHIP/
C7
I
N/A
JTAG/Debug Test Reset.
Asynchronous active LOW.
This pad contains an internal 100
μ
A pull-up to provide
a HIGH level on this pin, if it is not used. If used, an
external pull-up is also required.
TDI_CHIP
A5
I
N/A
JTAG/CtxMgr Debug Test Data In.
This pad contains
an internal 100
μ
A pull-up to provide a HIGH level on
this pin, if it is not used. If used, an external pull-up is
also required.
TDO_CHIP
B5
O
4mA
JTAG/CtxMgr Debug Test Data Out.
This pad
contains an internal 100
μ
A pull-up.
TMS_CHIP
A8
I
N/A
JTAG Test Mode Select.
This pad contains an internal
100
μ
A pull-up to provide a HIGH level on this pin, if it
is not used. If used, an external pull-up is also
required.
TMS_ICE1
C6
I
N/A
CtxMgr Debug Test Mode Select.
This pad contains
an internal 100
μ
A pull-up to provide a HIGH level on
this pin, if it is not used. If used, an external pull-up is
also required.
TCK_ICE2
A3
I
N/A
IOP Debug Test Clock.
This pad contains an internal
100
μ
A pull-up to provide a HIGH level on this pin, if it
is not used. If used, an external pull-up is also
required.
TRST_ICE2/
D5
I
N/A
IOP Debug Test Reset.
Asynchronous active LOW.
This pad contains an internal 100
μ
A pull-up to provide
a HIGH level on this pin, if it is not used. If used, an
external pull-up is also required.
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