參數(shù)資料
型號： LPC47S42X
廠商： SMSC Corporation
英文描述： ENHANCED SUPER I/O WITH LPC INTERFACE FOR SERVER APPLICATIONS
中文描述： 增強的超級I /英國防損為服務(wù)器應(yīng)用接口?
文件頁數(shù)： 22/264頁
文件大小： 1342K
代理商： LPC47S42X
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1) When nPCI_RESET goes inactive (high),
the clock is assumed to have been running
for 100usec prior to the removal of the reset
signal, so that everything is stable. This is
the same reset active time after clock is
stable that is used for the PCI bus.
2) When nPCI_RESET goes active (low):
a) The host drives the nLFRAME signal
high, tristates the LAD[3:0] signals, and
ignores the nLDRQ signal.
b) The LPC47S42x ignores nLFRAME,
tristate the LAD[3:0] pins and drive the
nLDRQ signal inactive (high).
LPC Transfers
Wait State Requirements
I/O Transfers
22
The LPC47S42x inserts three wait states for an
I/O read and two wait states for an I/O write
cycle. A SYNC of 0110 is used for all I/O
transfers. The exception to this is for transfers
where IOCHRDY would normally be deasserted
in an ISA transfer (i.e., EPP) in which case the
sync pattern of 0110 is used and a large number
of syncs may be inserted (up to 330 which
corresponds to a timeout of 10us).
DMA Transfers
The LPC47S42x inserts three wait states for a
DMA read and four wait states for a DMA write
cycle. A SYNC of 0101 is used for all DMA
transfers.
Refer to example timing for the LPC cycles in the
“Timing Diagrams” section.
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PDF描述
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LPC47S45X_07 制造商:SMSC 制造商全稱:SMSC 功能描述:Advanced I/O with X-Bus Interface
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