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參數(shù)資料
| 型號： | LPC47S42X |
| 廠商： | SMSC Corporation |
| 英文描述： | ENHANCED SUPER I/O WITH LPC INTERFACE FOR SERVER APPLICATIONS |
| 中文描述： | 增強(qiáng)的超級I /英國防損為服務(wù)器應(yīng)用接口? |
| 文件頁數(shù)： | 144/264頁 |
| 文件大小： | 1342K |
| 代理商： | LPC47S42X |
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If both edges are selected for generating a PME via P12 or P16, then the PME is asserted on each
edge until the corresponding PME status bit is cleared.
Note that P12 and P16 status bits are cleared on by write of ‘1’. The SMI generated by P12 and P16 is
deasserted when the associated PME status bit is cleared.
In the LPC47S42x the nIO_PME pin can be programmed to be an open drain, active low, driver. The
LPC47S42x nIO_PME pin is fully isolated from other external devices that might pull the nIO_PME
signal low; i.e., the nIO_PME signal is capable of being driven high externally by another active device
or pullup even when the LPC47S42x Vcc is grounded, providing VTR power is active. The LPC47S42x
nIO_PME driver sinks 6mA at .55V max (see section 4.2.1.1 DC Specifications, page 122, in the PCI
Local Bus Specification, Revision 2.1).
The PME registers are run-time registers as follows. These registers are located in system I/O space at
an offset from Runtime Registers Block, the address programmed in Logical Device A at registers 0x60
and 0x61.
The following registers are for GPIO PME events:
PME Wake Status 2 (PME_STS2), PME Wake Enable 2 (PME_EN2)
PME Wake Status 3 (PME_STS3), PME Wake Enable 3 (PME_EN3)
PME Wake Status 4 (PME_STS4), PME Wake Enable 4 (PME_EN4)
PME Wake Status 5 (PME_STS5), PME Wake Enable 5 (PME_EN5)
PME Wake Status 7 (PME_STS7), PME Wake Enable 7 (PME_EN7)
The PME Wake Status 6 (PME_STS6), PME Wake Enable 6 (PME_EN6) registers are for the device
interrupt PME events.
The PME Wake Status 1 (PME_STS1), PME Wake Enable 1 (PME_EN1) registers are for pin and
internal function PME events.
See PME register description in the Runtime Register Section.
Wake On Specific Key Option
The LPC47S42x has logic to detect a single keyboard scan code for wakeup (PME generation). The
scan code is programmed onto the Keyboard Scan Code Register, a runtime register at offset 0x5F
from the base address located in the primary base I/O address in Logical Device A. This register is
powered by VTR and reset on VTR POR.
The PME status bit for this event is located in the PME_STS1 register at bit 5 and the PME enable bit
for this event is located in the PME_EN1 register at bit 5. See the Runtime Register section for a
definition of these registers.
Data transmissions from the keyboard consist of an 11-bit serial data stream. A logic 1 is sent at an
active high level. The following table shows the functions of the bits.
BIT
1
Start bit (always 0)
2
Data bit 0 (least significant bit)
3
Data bit 1
144
FUNCTION
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