- 您現(xiàn)在的位置：買賣IC網 > PDF目錄377598 > L64364 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網絡的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數資料
| 型號： | L64364 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網絡的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機分段和重組（SAR）的網絡應用（用于優(yōu)化網絡的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數： | 359/444頁 |
| 文件大?。?/td> | 3267K |
| 代理商： | L64364 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁當前第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁
SDRAM Controller
10-17
CL[1:0]
CAS Latency
CL[1:0]
specifies CAS latency (1 to 3 cycles). The
default setting is 2 cycles, which correspond to 66 MHz
operation with NEC SDRAMs with a speed grade of 10.
[21:20]
R
Reserved
Not used in the L64364.
[19:18]
RCD[1:0]
Row Activate to Read/Write
Command Delay
RCD[1:0]
selects the number of cycles between a Row
Activate command (RAS) and a Read/Write command. If
RAS occurs in clock cycle n, the Read/Write command
will occur in cycle n +
RCD[1:0]
. Valid selections are 1,
2, or 3. The default setting is 2.
[17:16]
RC[3:0]
Refresh to Next Command Delay/
Row Activate to Row Activate Delay
RC[3:0]
selects the minimum number of cycles between
the Column Before Row (CBR) Refresh command (
REF
)
and the next command. That is, if
REF
occurs in cycle n,
then the earliest the next command can occur is cycle
n +
RC[3:0]
.
RC[3:0]
is also the minimum number of
cycles between Row Activate commands. Valid settings
are 2 through 15. The default setting is 7.
[15:12]
R
Reserved
Not used in the L64364.
11
RAS[2:0]
Row Activate to Precharge Command Delay
RAS[2:0]
specifies the number of clock cycles between
the row activate and Precharge commands. That is, if
RAS occurs in clock cycle n,
Precharge
(
PRE
) will not
occur before clock cycle n +
RAS[2:0]
. Valid settings are
3 through 7. The default setting of 5 is required for NEC
SDRAMs with 10 speed grade at 66 MHz.
[10:8]
R
Reserved
Not used in the L64364.
7
DAL[2:0]
Write Complete to Refresh/Row Active
Command Delay
DAL[2:0]
specify the minimum number of cycles from the
end of a write to the next row activate or
Refresh
command. That is, if a write transfer completes in cycle n,
the earliest the next
RAS
or
Refresh
command will occur
[6:4]
相關PDF資料 |
PDF描述 |
|---|---|
| L64381 | 4-Port Ethernet Controller(四端口以太網控制器) |
| L64388 | A General-Purpose,High-Performance Remote Access Communications Processor(通用的、高性能、遠程訪問通信處理器) |
| L64704 | Satellite Decoder Which Contains A BPSK/QPSK Demodulator And A Concatenated FEC Decoder(衛(wèi)星信號譯碼器（包含BPSK/QPSK 解調器和FEC解碼器）) |
| L64724 | Satellite Receiver(衛(wèi)星信號接收器（包含BPSK/QPSK 解調器和FEC解碼器）) |
| L64734 | Tuner and Satellite Receiver Chipset |
相關代理商/技術參數 |
參數描述 |
|---|---|
| L64364NL | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecomm/Datacomm |
| L6437 | 制造商:HAMAMATSU 制造商全稱:Hamamatsu Corporation 功能描述:High radiant output GaAs LED with position reference hole |
| L6437_06 | 制造商:HAMAMATSU 制造商全稱:Hamamatsu Corporation 功能描述:Infrared LED High radiant output GaAs LED with position reference hole |
| L6437-01 | 制造商:HAMAMATSU 制造商全稱:Hamamatsu Corporation 功能描述:High radiant output GaAs LED with position reference hole |
| L64381 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:LAN Hub Controller |
發(fā)布緊急采購，3分鐘左右您將得到回復。