參數(shù)資料
型號： L64364
廠商： LSI Corporation
英文描述： Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述： 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡應用（用于優(yōu)化網(wǎng)絡的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎）
文件頁數(shù)： 346/444頁
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代理商： L64364
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10-4
Secondary Bus Memory Controller
10.2.1 SP_Ctrl Register
The SP_Ctrl register, shown in
Figure 10.1
, enables the active local
memory pages and selects the number of wait states for EPROM,
SRAM, and PHY devices. The APU accesses the SP_Ctrl register at
memory address 0xB800.0800.
SB_EnPage[4:0]
Secondary Bus Page Enables
SB_EnPage[4:0]
enable the corresponding local memory
pages (see table below). An APU or PCI access to a local
memory page that is not enabled will cause an SBC
address error which asserts nonvectored interrupt 4
(
IntSBErr
) exception to the APU.
[31: 27]
SB_DSL3
Secondary Bus SSRAM Deselect Timing
SB_DSL3
is used to control deselect timing in the SSRAM
page.
SB_DSL3
should be set when using single-cycle
deselect SSRAM devices and should be cleared when
using double-cycle deselect SSRAM devices.
26
Figure 10.1
SP_Ctrl Register
31
27
26
25
24
18 17
16
15
14
13
12
11
8
7
4
3
0
SB_EnPage
[4:0]
SB_
DSL3
SB_
64M
R
SB_DSL2
[1:0]
SB_DSL1
[1:0]
SB_DSL0
[1:0]
SB_Wait2
[3:0]
SB_Wait1
[3:0]
SB_Wait0
[3:0]
Reset Value & Read/Write Status
0x1F
0x0
0x0
0x00
0x3F
0xE/0xF
1
R/W
R
R/W
1. The reset values of
SB_Wait2
,
SB_Wait1
, and
SB_Wait0
depend on the state of
SB_RDYn
while
PCI_RSTn
is asserted. If
SB_RDYn
is a ‘1,’ then the
SB_Wait
fields reset to 0xE; if
SB_RDYn
is a ‘0,’
then the
SB_Wait
fields reset to 0xF.
Bit #
Bit Name
Local Memory Page
31
30
29
28
27
SB_EnPage[4]
SB_EnPage[3]
SB_EnPage[2]
SB_EnPage[1]
SB_EnPage[0]
SDRAM
SSRAM
32-bit SRAM/EPROM
8-bit PHY
8-bit SRAM/EPROM
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PDF描述
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L6437-01 制造商:HAMAMATSU 制造商全稱:Hamamatsu Corporation 功能描述:High radiant output GaAs LED with position reference hole
L64381 制造商:未知廠家 制造商全稱:未知廠家 功能描述:LAN Hub Controller
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