參數資料
型號： L64364
廠商： LSI Corporation
英文描述： Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網絡的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述： 高度集成的自動柜員機分段和重組（SAR）的網絡應用（用于優(yōu)化網絡的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎）
文件頁數： 317/444頁
文件大小： 3267K
代理商： L64364
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Primary Port Registers
9-21
converts APU Primary Port accesses to PCI configuration cycles. APU
accesses to PCI Configuration Space use the big endian format. For
example, the APU accesses the Command registers as a halfword with
PCI Configuration Space offset 0x06 and accesses the Status register
as a halfword with PCI Configuration Space offset 0x04.
The
PCI_Cfg
bit in the PP_Ctrl register enables/disables the APU’s ability
to drive configuration cycles onto the PCI Bus. When this bit is set, all
APU accesses to the Primary Port are driven onto the PCI Bus as
configuration read and configuration write cycles. When the
PCI_Cfg
bit
is cleared, all APU accesses to the Primary Port are driven onto the PCI
Bus as memory read and memory write cycles.
Figure 9.22
and
Figure 9.23
illustrate the timing of PCI configuration
cycles driven by the L64364. To initiate the configuration cycle, the
L64364 asserts
PCI_REQn
to arbitrate for the PCI Bus. When the L64364
receives
PCI_GNTn
, it places the configuration register address on the
PCI_AD Bus. Four clock cycles later, the L64364 asserts
PCI_FRAMEn
and issues a configuration read or write command (
PCI_CBEn[3:0]
=
0xA or 0xB). The four clock-cycle delay here allows external logic to
decode the
PCI_AD
signals and drive the appropriate
PCI_IDSEL
signal.
The L64364 asserts
PCI_IRDYn
one clock-cycle later and waits for the
target to respond. The configuration cycle completes when the target
responds by asserting
PCI_DEVSELn
and
PCI_IRDYn
or
PCI_STOPn
. Error
cases where the target does not respond correctly are covered in
Section
9.5.2, “Master Write Errors”
and
Section 9.5.4, “Master Read Errors.”
9.3 Primary Port Registers
In addition to the Configuration Space registers, three control registers
help determine the operation of the PCI Interface and two error registers
provide information for error recovery and debugging. They are the
XPP_Ctrl register, PP_Ctrl register, PP_SlavePFtch register, PP_Err
register, and PP_ErrAddr register. The XPP_Ctrl register (
Figure 9.24
) is
accessible using PCI memory space and not by the APU. It provides PCI
host control of PCI interrupts and the L64364 boot process. The PP_Ctrl
register (
Figure 9.24
) limits burst size on the PCI Bus and the Secondary
Bus, and controls APU access to the PCI Configuration Space. The
PP_SlavePFtch register limits the amount of data prefetched for target
read requests. The PCI_Err register indicates what caused the first
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