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參數(shù)資料
| 型號： | KSZ8993FL |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 31/100頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CONV MED 10/100 SGL 128PQFP |
| 標準包裝： | 66 |
| 系列： | * |
| 類型： | * |
| 應(yīng)用： | * |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（14x20） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1081 (CN2011-ZH PDF) |
| 其它名稱： | 576-1035 |
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Micrel, Inc.
KS8993F/FL
June 2009
36
M9999-062509
hbwhelp@micrel.com or (408) 955-1690
Transmit enable
TXEN
SMTXEN
Serial transmit data
TXD
SMTXD[0]
Transmit clock
TXC
SMTXC
Collision detection
COL
SCOL
Carrier sense
CRS
SMRXDV
Serial receive data
RXD
SMRXD[0]
Receive clock
RXC
SMRXC
The SNI interface is a bit wide data interface and therefore runs at the network bit rate (not encoded). An additional
signal on the transmit side indicates when data is valid. Similarly, the receive side has an indicator that conveys when
the data is valid.
For half duplex operation, the KS8993F SCOL signal is used to indicate that a collision has occurred during
transmission.
2.7
MII Management Interface (MIIM)
The KS8993F supports the IEEE 802.3 MII Management Interface, also known as the Management Data Input / Output
(MDIO) Interface. This interface allows upper-layer devices to monitor and control the states of the KS8993F. An
external device with MDC/MDIO capability can be used to read the PHY status or configure the PHY settings. Further
details on the MIIM interface can be found in section 22.2.4.5 of the IEEE 802.3 specification.
The MIIM interface consists of the following:
A physical connection that incorporates the data line (MDIO) and the clock line (MDC).
A specific protocol that operates across the aforementioned physical connection that allows an external
controller to communicate with the KS8993F device.
Access to a set of six 16-bits registers, consisting of standard MIIM registers [0:5].
The following table depicts the MII Management Interface frame format.
Table 5: MII Management Interface frame format
Preamble
Start of
Frame
Read/Write
OP Code
PHY
Address
Bits [4:0]
REG
Address
Bits [4:0]
TA
Data
Bits [15:0]
Idle
Read
32 1’s
01
10
xx0AA
RRRRR
Z0
DDDDDDDD_DDDDDDDD
Z
Write
32 1’s
01
xx0AA
RRRRR
10
DDDDDDDD_DDDDDDDD
Z
For the KS8993F, MIIM register access is selected when bit 2 of the PHY address is set to ‘0’. PHY address bits [4:3]
are not defined for MIIM register access, and hence can be set to either 0’s or 1’s in read/write operation.
2.8
Serial Management Interface (SMI)
相關(guān)PDF資料 |
PDF描述 |
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| KSZ8995MA | IC SWITCH 10/100 5PORT 128PQFP |
| KSZ8995MI | IC SWITCH 5-PORT 10/100 128PQFP |
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參數(shù)描述 |
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| KSZ8993MA5 | 功能描述:IC SWITCH 10/100 W/TXRX 128PQFP RoHS:是 類別:集成電路 (IC) >> 專用 IC 系列:* 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- 類型:調(diào)幀器 應(yīng)用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應(yīng)商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝 |
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