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參數(shù)資料
| 型號： | KM4232W259A |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | CMOS Window RAM（1M Byte Dual Ported DRAM Array）(CMOS視窗RAM（1M字節(jié)的雙口動態(tài)RAM陣列）) |
| 中文描述： | 窗口的CMOS內(nèi)存（1M字節(jié)雙端口內(nèi)存陣列）（視窗的CMOS存儲器（100萬字節(jié)的雙口動態(tài)內(nèi)存陣列）） |
| 文件頁數(shù)： | 6/46頁 |
| 文件大?。?/td> | 836K |
| 代理商： | KM4232W259A |
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KM4232W259A
CMOS WINDOW RAM
Rev.0 (August 1997)
CAS CONTROL CYCLES TRUTH TABLE
Notes :
1. LMR cycle always updates Mask Register content. Wi=1 enables write to Bit plane i, Wi=0 disables(masks) write to Bit plane i
2. = Byte Control(refer to Byte Enable Truth Table).
3. Wi(i=0, ...., 31) performs Byte Masking during UFBWL and UFBW8 cycles.
Wi =1 enables Byte write to Byte i.
Wi =0 disables (Masks) Byte Write to Byte i.
4. Di(i =0, ...., 31) Selects either color Register 0(C
0
) or Color Register 1(C
1
) to be written into DRAM.
5. CA
1
=0 accesses color Register 0, CA
1
=1 accesses color Register 1.
CAS #2
Mnemonic
Code
Function
BE
3
-
0
(Note 2)
DSF2 DSF1 DSF0
CA
W
31
/DQ
31
-
W
0
/DQ
0
8 7 6 5 4 3 2 1 0
X X X X X X X 0/1 0
X X X X X X X X 1
X
X
1
1
0
0
1
1
Pixel Color Data
Mask Data(WPB)
LCR
LMR
Load Color Reg. 0 or 1 (Note 5)
Load Mask Reg. (Note 1)
X
0
0
0
X 0 0
X 0 1
X 1 0
X 1 1
X X X X
X X X X
X X X X
X X X X
UFBR
DRAM to Latch 0
DRAM to Latch 1
DRAM to Latch 2
DRAM to Latch 3
0
1
1
X 0 0
X 0 1
X 1 0
X 1 1
UFBWL
(Note 3)
Latch 0 to DRAM
Latch 1 to DRAM
Latch 2 to DRAM
Latch 3 to DRAM
0
0
1
X 0 0
X 0 1
X 1 0
X 1 1
UFBW8
(Note 3)
(Note 4)
From Color Reg. 0 to DRAM
From Color Reg. 1 to DRAM
C
0
(Di=0), C
1
(Di=1) to DRAM
C
0
(Di=1), C
1
(Di=0) to DRAM
X
X
0
0
1
1
0
0
X 0 0
X 0 1
X X X X
X X X X
SRT
SRTR
Split Read Transfer
Split Read Transfer with
SAM Pointer Reset
1
1
1
1
0
1
D
OUT(31~0)
D
IN(31~0)
UFR
UFW
Ultra Fast Page Read Cycle
Ultra Fast Page Read Cycle
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Byte Mask
Byte Mask
Col Reg. Select
Col Reg. Select
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