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參數(shù)資料
| 型號(hào)： | KM418RD32D |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 128/144Mbit RDRAM 256K x 16/18 bit x 2*16 Dependent Banks Direct RDRAMTM |
| 中文描述： | 128/144Mbit RDRAM的256 × 16/18位× 2 * 16屬銀行直接RDRAMTM |
| 文件頁(yè)數(shù)： | 55/64頁(yè) |
| 文件大?。?/td> | 4052K |
| 代理商： | KM418RD32D |
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Page 52
KM416RD8AC(D)/KM418RD8AC(D)
Direct RDRAM
Rev. 1.01 Oct. 1999
CMOS - Transmit Timing
Figure 58 is a timing diagram which shows the detailed
requirements for the CMOS output signals. The SIO0 signal
is driven once per t
CYCLE1
interval on the falling edge. The
clock-to-output window is t
Q1,MIN
/t
Q1,MAX.
The SCK and
SIO0 timing points are measured at the 50% level. The rise
and fall times of SIO0 are t
QR1
and t
QF1
, measured at the
20% and 80% levels.
Figure 58: CMOS Timing - Data Signals for Transmit
V
IH,CMOS
50%
V
IL,CMOS
80%
20%
SCK
SIO0
t
QR1
t
QF1
V
OH,CMOS
50%
V
OL,CMOS
80%
20%
t
Q1,MAX
V
IH,CMOS
50%
V
IL,CMOS
80%
20%
t
HR,MIN
V
OH,CMOS
50%
V
OL,CMOS
80%
20%
SIO0
or
SIO1
t
DR1
t
DF1
t
QR1
t
QF1
t
PROP1,MAX
t
PROP1,MIN
SIO1
or
SIO0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| KM418RD4AC | 128/144Mbit RDRAM 256K x 16/18 bit x 2*16 Dependent Banks Direct RDRAMTM |
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參數(shù)描述 |
|---|---|
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