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參數(shù)資料
| 型號： | IDT82V3288BCG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 84/170頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN 3E STRATUM 2 208CABGA |
| 標準包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應商設(shè)備封裝： | 208-CABGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3288BCG |
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IDT82V3288
WAN PLL
Functional Description
20
March 14, 2007
3
FUNCTIONAL DESCRIPTION
3.1
RESET
The reset operation resets all registers and state machines to their
default value or status.
After power on, the device must be reset for normal operation.
For a complete reset, the RST pin must be asserted low for at least
50 s. After the RST pin is pulled high, the device will still be in reset
state for 500 ms (typical). If the RST pin is held low continuously, the
device remains in reset state.
3.2
MASTER CLOCK & MASTER CLOCK MONI-
TORING
A nominal 12.8000 MHz clock, provided by a crystal oscillator, is
input on the OSCI pin. This clock is provided for the device as a master
clock. The master clock is used as a reference clock for all the internal
circuits. A better active edge of the master clock is selected by the
OSC_EDGE bit to improve jitter and wander performance.
In fact, an offset from the nominal frequency may input on the OSCI
pin.
This
offset
can
be
compensated
by
setting
the
NOMINAL_FREQ_VALUE[23:0] bits. The calibration range is within
±741 ppm.
If a 12.8 MHz clock provided by another crystal oscillator is input on
the OSCI_MON pin, the master clock on the OSCI pin will be monitored
by the clock on the OSCI_MON pin after the two clocks are stable for 1
second. If the master clock on the OSCI pin does not toggle for 5 contin-
uous 12.8 MHz cycles, it will be considered a failed clock. In this case, if
the OSCI_SW bit is ‘0’, the clock on the OSCI_MON pin replaces the
one on the OSCI pin to be the master clock, and all the outputs of the
device are low; if the OSCI_SW bit is ‘1’, the device operates abnor-
mally.
When the clock on the OSCI pin fails, the OSCI_ALARM 1 bit will be
set. If the OSCI_ALARM 2 bit is ‘1’, an interrupt will be generated.
The master clock on the OSCI pin will not be monitored if no clock is
input on the OSCI_MON pin.
The performance of the master clock should meet GR-1244-CORE,
GR-253-CORE, ITU-T G.812 and G.813 criteria.
Table 2: Related Bit / Register in Chapter 3.2
Bit
Register
Address (Hex)
NOMINAL_FREQ_VALUE[23:0]
NOMINAL_FREQ[23:16]_CNFG, NOMINAL_FREQ[15:8]_CNFG, NOMINAL_FREQ[7:0]_CNFG
06, 05, 04
OSC_EDGE
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OSCI_SW
OSCI_ALARM 1
INTERRUPTS3_STS
0F
OSCI_ALARM 2
INTERRUPTS3_ENABLE_CNFG
12
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