參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 151/170頁
文件大小： 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Programming Information
81
March 14, 2007
7.2.3
INPUT CLOCK FREQUENCY & PRIORITY CONFIGURATION REGISTERS
IN1_CNFG - Input Clock 1 Configuration
IN2_CNFG - Input Clock 2 Configuration
Address: 14H
Type: Read / Write
Default Value: X0000000
Bit
Name
Description
7-
Reserved.
6
400HZ_SEL
This bit should be set to match the clock input on IN1:
0: 64 kHz + 8 kHz. (default)
1: 64 kHz + 8 kHz + 0.4 kHz.
5 - 4
BUCKET_SEL[1:0]
These bits select one of the four groups of leaky bucket configuration registers for IN1:
00: Group 0; the addresses of the configuration registers are 31H ~ 34H. (default)
01: Group 1; the addresses of the configuration registers are 35H ~ 38H.
10: Group 2; the addresses of the configuration registers are 39H ~ 3CH.
11: Group 3; the addresses of the configuration registers are 3DH ~ 40H.
3 - 0
IN_FREQ[3:0]
These bits set the DPLL required frequency for IN1:
0000: 8 kHz. (default)
0001 ~ 1111: Reserved.
Address: 15H
Type: Read / Write
Default Value: X0000000
Bit
Name
Description
7-
Reserved.
6
400HZ_SEL
This bit should be set to match the clock input on IN2:
0: 64 kHz + 8 kHz. (default)
1: 64 kHz + 8 kHz + 0.4 kHz.
5 - 4
BUCKET_SEL[1:0]
These bits select one of the four groups of leaky bucket configuration registers for IN2:
00: Group 0; the addresses of the configuration registers are 31H ~ 34H. (default)
01: Group 1; the addresses of the configuration registers are 35H ~ 38H.
10: Group 2; the addresses of the configuration registers are 39H ~ 3CH.
11: Group 3; the addresses of the configuration registers are 3DH ~ 40H.
3 - 0
IN_FREQ[3:0]
These bits set the DPLL required frequency for IN2:
0000: 8 kHz. (default)
0001 ~ 1111: Reserved.
76543210
-
400HZ_SEL
BUCKET_SEL1
BUCKET_SEL0
IN_FREQ3
IN_FREQ2
IN_FREQ1
IN_FREQ0
76
543
210
-
400HZ_SEL
BUCKET_SEL1
BUCKET_SEL0
IN_FREQ3
IN_FREQ2
IN_FREQ1
IN_FREQ0
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PDF描述
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