參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 108/170頁
文件大?。?/td> 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標準包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Functional Description
42
March 14, 2007
Table 25: Outputs on OUT1 ~ OUT7 if Derived from T0/T4 APLL
OUTn_DIVIDER[3:0]
(Output Divider) 1
outputs on OUT1 ~ OUT7 if derived from T0/T4 APLL output 2
77.76 MHz X 4 12E1 X 4
16E1 X 4
24T1 X 4
16T1 X 4
E3
T3
GSM
(26 MHz X 2)
OBSAI
(30.72 MHz X 10)
GPS
(40 MHz)
0000
Output is disabled (output low).
0001
622.08 MHz 3
0010
311.04 MHz 3
48E1
64E1
96T1
64T1
E3
T3
52 MHz
0011
155.52 MHz
24E1
32E1
48T1
32T1
26 MHz
153.6 MHz
20 MHz
0100
77.76 MHz
12E1
16E1
24T1
16T1
13 MHz
76.8 MHz
10 MHz
0101
51.84 MHz
8E1
16T1
0110
38.88 MHz
6E1
8E1
12T1
8T1
38.4 MHz
5 MHz
0111
25.92 MHz
4E1
8T1
1000
19.44 MHz
3E1
4E1
6T1
4T1
1001
2E1
4T1
61.44 MHz 4
1010
2E1
3T1
2T1
30.72 MHz 4
1011
6.48 MHz
E1
2T1
15.36 MHz 4
1100
E1
T1
7.68 MHz 4
1101
T1
3.84 MHz 4
1110
1111
Output is disabled (output high).
Note:
1. 1
≤ n ≤ 7. Each output is assigned a frequency divider.
2. In the APLL, the selected T0/T4 DPLL output may be multiplied. E1 = 2.048 MHz, T1 = 1.544 MHz, E3 = 34.368 MHz, T3 = 44.736 MHz. The blank cell means the configuration is
reserved.
3. The 622.08 MHz and 311.04 MHz differential signals are only output on OUT6 and OUT7.
4. The 61.44 MHz, 30.72 MHz, 15.36 MHz, 7.68 MHz and 3.84 MHz outputs are only derived from T0 APLL.
Table 26: Outputs on OUT8 & OUT9
OUT8_EN / OUT9_EN T4_INPUT_FAIL 1 / T4_INPUT_FAIL 2
Outputs on OUT8 & OUT9
0
don’t-care
Output is disabled (output low).
1
0
Output is enabled.
1
Output is enabled when the T4 selected input clock does not fail.
Output is disabled (output low) when the T4 selected input clock fails.
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PDF描述
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