Figure 11. 0.5 UI Late Frame Sync Input Signal Timing Figure 12. 1 UI Late Frame" />
參數(shù)資料
型號(hào): IDT82V3288BCG
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 110/170頁(yè)
文件大?。?/td> 0K
描述: IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝: 1
類(lèi)型: 時(shí)鐘/頻率發(fā)生器,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum
輸入: CMOS,LVDS,PECL
輸出: CMOS,LVDS,PECL
電路數(shù): 1
比率 - 輸入:輸出: 14:9
差分 - 輸入:輸出: 是/是
頻率 - 最大: 622.08MHz
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 208-LBGA
供應(yīng)商設(shè)備封裝: 208-CABGA(17x17)
包裝: 托盤(pán)
其它名稱(chēng): 82V3288BCG
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IDT82V3288
WAN PLL
Functional Description
44
March 14, 2007
Figure 11. 0.5 UI Late Frame Sync Input Signal Timing
Figure 12. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
Table 29: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT6_PECL_LVDS
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUT7_PECL_LVDS
OUTn_PATH_SEL[3:0] (1
≤ n ≤ 7)
OUT1_FREQ_CNFG ~ OUT7_FREQ_CNFG
6B ~ 71
OUTn_DIVIDER[3:0] (1
≤ n ≤ 7)
OUT8_PATH_SEL
OUT8_FREQ_CNFG
72
400HZ_SEL
AMI_OUT_DUTY
T4_INPUT_FAIL 1
OUT8_EN
OUT9_PATH_SEL
OUT9_FREQ_CNFG
73
OUT9_EN
T4_INPUT_FAIL 2
IN_SONET_SDH
INPUT_MODE_CNFG
09
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
OUTn_INV (1
≤ n ≤ 7 or n = 9)
OUT9_FREQ_CNFG, OUT8_FREQ_CNFG
73, 72
8K_EN
FR_MFR_SYNC_CNFG
74
2K_EN
8K_INV
2K_INV
8K_PUL
2K_PUL
2K_8K_PUL_POSITION
SYNC_BYPASS
SYNC_MONITOR_CNFG
7C
SYNC_MON_LIMT[2:0]
SYNC_PHn[1:0] (n = 1, 2 or 3)
SYNC_PHASE_CNFG
7D
EX_SYNC_ALARM_MON
OPERATING_STS
52
EX_SYNC_ALARM 1
INTERRUPTS3_STS
0F
EX_SYNC_ALARM 2
INTERRUPTS3_ENABLE_CNFG
12
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PDF描述
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