參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 146/170頁
文件大?。?/td> 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Programming Information
77
March 14, 2007
INTERRUPTS2_STS - Interrupt Status 2
Address: 0EH
Type: Read / Write
Default Value: 00111111
Bit
Name
Description
7
T0_OPERATING_MODE
This bit indicates the operating mode switch for T0 DPLL; i.e., whether the value in the
T0_DPLL_OPERATING_MODE[2:0] bits (b2~0, 52H) changes.
0: Has not switched. (default)
1: Has switched.
This bit is cleared by writing a ‘1’.
6
T0_MAIN_REF_FAILED
This bit indicates whether the T0 selected input clock has failed. The T0 selected input clock fails when its validity
changes from ‘valid’ to ‘invalid’; i.e., when there is a transition from ‘1’ to ‘0’ on the corresponding INn bit (4AH, 4BH).
0: Has not failed. (default)
1: Has failed.
This bit is cleared by writing a ‘1’.
5 - 0
INn
This bit indicates the validity changes (from ‘valid’ to ‘invalid’ or from ‘invalid’ to ‘valid’) for the corresponding INn for T0
path, i.e., whether there is a transition (from ‘0’ to ‘1’ or from ‘1’ to ‘0’) on the corresponding INn bit (b5~0, 4BH). Here n
is any one of 14 to 9.
0: Has not changed.
1: Has changed. (default)
This bit is cleared by writing a ‘1’.
7
6
54321
0
T0_OPERATING
_MODE
T0_MAIN_REF_F
AILED
IN14
IN13
IN12
IN11
IN10
IN9
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PDF描述
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