參數(shù)資料
型號: IDT82V3288BCG
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 73/170頁
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描述: IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝: 1
類型: 時鐘/頻率發(fā)生器,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum
輸入: CMOS,LVDS,PECL
輸出: CMOS,LVDS,PECL
電路數(shù): 1
比率 - 輸入:輸出: 14:9
差分 - 輸入:輸出: 是/是
頻率 - 最大: 622.08MHz
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 208-LBGA
供應(yīng)商設(shè)備封裝: 208-CABGA(17x17)
包裝: 托盤
其它名稱: 82V3288BCG
IDT82V3288
WAN PLL
Electrical Specifications
164
March 14, 2007
9.6
INPUT / OUTPUT CLOCK TIMING
The inputs and outputs are aligned ideally. But due to the circuit delays, there is delay between the inputs and outputs.
Figure 37. Input / Output Clock Timing
Table 63: Input/Output Clock Timing 3
Symbol
Typical Delay 1 (ns)
Peak to Peak Delay Variation 2 (ns)
t1
41.6
t2
11.6
t3
11.6
t4
21.6
t5
1.4
1.6
t6
31.6
Note:
1. Typical delay provided as reference only.
2. ‘Peak to Peak Delay Variation’ is the delay variation that is guaranteed not to be exceeded for IN11 in Master/Slave operation and for any other input in line card operation mode.
3. Tested when IN11 is selected.
8 kHz Input Clock
8 kHz Output Clock
6.48 MHz Input Clock
6.48 MHz Output Clock
19.44 MHz Input Clock
19.44 MHz Output Clock
25.92 MHz Input Clock
25.92 MHz Output Clock
38.88 MHz Input Clock
38.88 MHz Output Clock
51.84 MHz Input Clock
51.84 MHz Output Clock
t
1
t
2
t
3
t
4
t
5
t
6
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PDF描述
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